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原创 数字信号处理（一）：Xilinx Vivado DDS IP核设计实例（文末附源码）
前言在数字信号处理时我们经常会用到数字变频，包数字下变频（DDC）和数字上变频（DUC），这其中会用到Xilinx公司的DDS IP核或者Altera公司的NCO IP核来产生本振频率，以现数字域信号频谱搬移。本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。1、Xilinx DDS IP简介Xilinx公司的DDS IP核使用AX...
2020-01-17 20:16:58
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原创 Xilinx PCIe高速接口入门实战（三）
引言：为保证FPGA设备可以连接并被系统识别，本节讨论了PCIe基础规范和PCIe板卡电气规范的对FPGA配置时间具体要求。
2024-12-29 22:43:33
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原创 Xilinx PCIe高速接口入门实战（二）
引言：本文详细介绍7 Series Intergrated Block for PCI ExpressPCIe硬核IP接口功能描述及PCIe配置空间相关内容。
2024-12-29 20:02:45
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原创 Xilinx PCIe高速接口入门实战（一）
引言：本文对Xilinx 7 Series Intergrated Block for PCI Express PCIe硬核IP进行简要介绍，主要包括7系列FPGA PCIe硬核资源支持、三IP硬核差异、PCIe硬核资源利用等相关内容。
2024-11-29 15:13:32
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原创 《探索Zynq MPSoC》学习笔记（二）
引言：本文开始学习第二章内容，本文重点介绍FPGA、Zynq和Zynq MPSoC器件技术演进以及Zynq和Zynq MPSoC器件的基本结构和特点。
2024-11-07 22:02:44
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原创 《探索Zynq MPSoC》学习笔记（一）
本系列文章将以斯特拉斯克莱德大学的团队创作的《Exploring Zynq® MPSoC With PYNQ and Machine Learning Applications》为参考资料，对该书中的优秀内容翻译为中文，便于日后学习。对于广大嵌入式系统设计者来书，该书为学习Xilinx SOC器件不可多得的参考资料。
2024-11-06 23:11:19
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原创 Xilinx 7系列FPGA PCI Express IP核简介
Xilinx®7系列FPGA集成了新一代PCI Express集成块，支持8.0Gb/s数据速率的PCI Express 3.0。本文介绍了7系列FPGA PCIe Gen3的应用接口及一些特性。
2024-10-23 19:53:31
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原创 编写高效的Testbench
引言：Testbench是验证HDL设计的主要手段，本文提供了布局和构建高效Testbench的指南以及示例。另外，本文还提供了一种示例，可以为任何设计开发自检Testbench。
2024-10-13 19:29:11
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原创 Altera FPGA与高速ADS4249和DAC3482的LVDS接口设计
引言：本文以TI的ADS4249（ADC）和DAC3482（DAC）之间的接口为例，介绍Altera FPGA与ADC/DAC之间的DDR LVDS接口设计以及时序约束详细设计。本文介绍的实例可方便扩展到具有类似接口格式的其他高速数据转换器设计。
2024-09-03 21:46:12
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原创 FPGA与高速ADC LVDS数据接口设计考虑
引言：本文描述了ADC和FPGA之间LVDS接口设计需要考虑的因素，包括LVDS数据标准、LVDS接口数据时序违例解决方法以及硬件设计要点。
2024-09-02 21:12:20
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原创 FPGA入门基础之SPI接口设计
引言：本文通过以DS1302芯片为基础，介绍该芯片与FPGA之间SPI通信原理，详细描述硬件设计原理及FPGA SPI接口驱动设计。
2024-06-05 23:49:24
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原创 Verilog HDL基础知识（二）
引言：本文继续介绍Verilog HDL基础知识，重点介绍赋值语句、阻塞与非阻塞、循环语句、同步与异步、函数与任务语法知识。
2024-06-01 15:20:08
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原创 Verilog HDL基础知识（一）
引言：本文我们介绍Verilog HDL的基础知识，重点对Verilog HDL的基本语法及其应用要点进行介绍。
2024-05-29 21:57:03
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原创 优化FPGA SelectIO接口VREF生成电路
引言：FPGA设计中使用了各种PCB SelectIO™接口VREF生成电路。有时即使在以前的设计中已经成功的在电路板上设计了VREF生成电路，也会在VREF引脚上发现大量噪声（200–400mV）。大量VREF噪声的存在可能导致高性能SelectIO接口（如宽DDR3存储器接口）的设计裕度损失。本文重点介绍这种VREF噪声的来源，并给出优化PCB SelectIO VREF生成电路的方法。
2024-05-26 23:35:48
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原创 FPGA入门基础之UART串口通信设计
引言：UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可实现全双工传输和接收。UART通常用来实现与PC之间数据通信，命令和控制信息的传输等。本文我们介绍UART通信协议、传输时序及如何利用HDL编程实现FPGA与PC通信。
2024-05-17 20:21:08
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原创 FPGA入门基础之按键消抖实验
抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。按键稳定闭合时间的长短则是由操作人员的按键动作决定的，一般为零点几秒至数秒。按键抖动会引起一次按键被误读多次，如图2所示。按键在电子产品中经常用到，由于按键的机械特性，按键在闭合或松开的瞬间伴随着一连串的抖动，这样的抖动将直接影响设计系统的稳定性。在机械按键的触点闭合和断开时，都会产生抖动，为了保证系统能正确识别按键的开关，就必须对按键的抖动进行处理。按键消抖处理即：每次在按键闭合或松开期间，跳过这段抖动时间，再检测按键的状态。
2024-05-17 20:17:27
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原创 FPGA入门基础之Testbench仿真文件编写示例
引言：在编写完HDL代码后，往往需要通过仿真软件Modelsim或者Vivadao自带的仿真功能对HDL代码功能进行验证，此时我们需要编写Testbench文件对HDL功能进行测试验证。本文我们介绍写Testbench编写的一些要点。
2024-05-02 12:03:12
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原创 时序约束之Xilinx IDELAYE2应用及仿真笔记
本文我们介绍下Xilinx SelectIO资源内部IDELAYE2资源应用。IDELAYE2原句配合IDELAYCTRL原句主要用于在信号通过引脚进入芯片内部之前，进行延时调节，一般高速端口信号由于走线延时等原因，需要通过IDELAYE2原语对数据做微调，实现时钟与数据的源同步时序要求。
2024-04-26 07:30:00
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原创 Xilinx FPGA BGA推荐设计规则和策略（二）
上一篇介绍了BGA封装PCB层数估计、BGA焊盘设计、过孔设计、信号走线等内容，本文我们介绍下FPGA BGA封装电源管脚布线。
2024-04-23 21:20:06
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原创 Xilinx 7系列FPGA架构之器件配置（二）
本文我们介绍下7系列FPGA的配置接口，在进行硬件电路图设计时，这也是我们非常关心的内容，本文主要介绍配置模式的选择、配置管脚定义以及如何选择CFGBVS管脚电压及Bank14/15电压。
2024-04-19 17:30:00
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原创 Xilinx 7系列FPGA架构之器件配置（一）
本系列博文描述7系列FPGA配置的技术参考。作为开篇，简要概述了7系列FPGA的配置方法和功能。随后的博文将对每种配置方法和功能进行更详细的描述。本文描述的配置方法和功能适用于所有7系列家族器件，只有少数例外。
2024-04-19 12:00:00
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原创 Xilinx FPGA BGA推荐设计规则和策略（一）
Xilinx®Versal®体系结构、UltraScale™体系结构、7系列和6系列设备有多种封装，旨在实现最大性能和最大灵活性。这些封装有四种间距尺寸：1.0 mm、0.92 mm、0.8 mm和0.5 mm。本文针对这几种间距封装器件就PCB层数估计、BGA焊盘设计、过孔设计、走线等进行介绍。
2024-04-19 08:50:09
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原创 基于FPGA的VGA图像显示
本文我们介绍利用FPGA实现VGA图像显示，主要介绍VGA硬件接口、VGA接口时序原理以及FPGA代码实现VGA接口时序、仿真等内容。
2024-04-19 08:00:00
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原创 Xilinx 7系列FPGA 高性能（HP）接口与2.5V/3.3V 外设IO接口设计考虑
Xilinx 7系列FPGA IO Bank分为HP Bank和HR Bank，HP IO接口电压范围为1.2V~1.8V，可以实现高性能，HR IO接口电压范围为1.2V~3.3V。当HR Bank与2.5V或者3.3V外设互联时，需要考虑接口电平的兼容性。根据性能需求、功能和信号类型（输入、输出或双向），有不同的接口设计选项。本应用说明探讨诸如添加电阻器、场效应晶体管（FET）开关、电平转换器甚至其他Xilinx FPGA等选项。
2024-04-18 17:34:14
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原创 利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压案例
本文介绍利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压转换。
2024-04-18 17:30:39
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原创 FPGA VS ASIC:5G改变了平衡
多年来，FPGA和ASIC供应商之间一直存在着一场拉锯战解决方案。新的FPGA上引入了一些特性，随着人们对这些特性的了解，这些特性通常被强化到ASIC上，以实现更低的成本、更低的功耗和更大的容量。在新一代产品的早期，这种持续不断的反复工作通常有利于FPGA供应商，然后转向有利于ASIC供应商的长期稳定生产。
2024-04-18 17:26:22
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原创 FPGA技术在项目决策方案中的有关考虑
FPGA（Field Programmable Gate Array）作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。然而我们在进行产品开发时，需要考虑产品材料成本、开发难易程度、上市时间、功耗、可扩展性（或升级换代）等众多因素时，FPGA可能并非最优“六边形战士”。本文我们就FPGA的优势及潜在局限性进行介绍，以给于项目技术决策中参考。
2024-04-15 23:43:18
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原创 Xilinx Kintex-7系列XC7K410T-FFG900外设之DDR3硬件设计
基于K7+C665x为核心的电路板中用到了DDR3存储芯片，现将FPGA外接DDR3时硬件设计中的一些心得做一个简单的分享。
2024-04-13 09:52:17
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原创 基于Xilinx K7-410T的高速DAC之AD9129开发笔记（二）
上一篇文章我们简单介绍了AD9129的基础知识，包括芯片的重要特性，外部接口相关的信号特性等。本篇我们重点介绍下项目中FPGA与AD9129互联的原理图设计，包括LVDS IO接口设计、时钟电路以、供电设计以及PCB设计。
2024-01-14 12:37:30
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原创 基于Xilinx K7-410T的高速DAC之AD9129开发笔记（一）
引言：从本文开始，我们介绍下项目中设计的并行LVDS高速DAC接口设计，包括DAC与FPGA硬件接口设计、软件设计等。项目设计高速DAC采用了ADI公司的AD9129，该芯片最大更新速率5.7Gsps，该芯片在宽带通信应用、LTE、雷达信号产生、干扰机等领域有广泛应用。
2023-06-05 22:19:19
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原创 Xilinx FPGA DDR3设计（三）DDR3 IP核详解及读写测试
7系列FPGA DDR接口解决方案如图1所示。图1、7系列FPGA DDR3解决方案1.1 用户FPGA逻辑（User FPGA Logic）如图1中①所示，用户FPGA逻辑块是任何需要连接到外部DDR2或DDR3 SDRAM的FPGA设计。用户FPGA逻辑通过用户接口连接到内存控制器。1.2 用户接口（User Interface，UI）
2023-05-15 23:27:22
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原创 提高Xilinx FPGA Flash下载速度
（3）General ----->Enable Bitstream Compression ----->TRUE，选择压缩数据流，提高下载速度。（4）Configuration -------> Configuration Rate(MHz)，可以选择较大的CCLK时钟值。最近在编写完FPGA逻辑，成功生成.bin文件后，可以通过Vivado软件进行设置，提高烧写速度。（2）点击Tool-----> Edit Device Properties...点击OK，并点击“保存”菜单，保存当前配置。
2023-05-15 23:21:25
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空空如也
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