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FPGA技术实战
定期更新分享Intel FPGA、Xilinx FPGA基础技术入门开发，开发环境使用技巧，FPGA高级进阶设计，代码风格、时序收敛、器件架构、高速硬件设计等知识，项目中积累的工作经验。打造一个纯粹的FPGA技术爱好者家园，大家相互交流沟通，每位成员都能收获成长与进步。
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Altera FPGA与高速ADS4249和DAC3482的LVDS接口设计
引言：本文以TI的ADS4249（ADC）和DAC3482（DAC）之间的接口为例，介绍Altera FPGA与ADC/DAC之间的DDR LVDS接口设计以及时序约束详细设计。本文介绍的实例可方便扩展到具有类似接口格式的其他高速数据转换器设计。原创 2024-09-03 21:46:12 · 1425 阅读 · 0 评论 -
FPGA与高速ADC LVDS数据接口设计考虑
引言：本文描述了ADC和FPGA之间LVDS接口设计需要考虑的因素，包括LVDS数据标准、LVDS接口数据时序违例解决方法以及硬件设计要点。原创 2024-09-02 21:12:20 · 3257 阅读 · 0 评论 -
FPGA与高速ADC接口简介
引言：本文介绍FPGA与高速ADC接口方式和标准以及JESD204与FPGA高速串行接口。原创 2024-09-02 21:05:52 · 2330 阅读 · 0 评论 -
正确理解采样时钟抖动（Jitter）对ADC信噪比SNR的影响
前言：本文我们介绍下ADC采样时钟的抖动（Jitter）参数对ADC采样的影响，主要介绍以下内容：时钟抖动的构成 时钟抖动对ADC SNR的影响 如何计算时钟抖动 如何优化时钟抖动1.采样理论高速ADC使用外部输入时钟对模拟输入信号进行采样，如图1所示。图中显示了输入采样时钟抖动示意图。图1、ADC采样输入模拟信号的频率越高，由于时钟抖动导致的采样信号幅度变化越大，这点在图2中显示的非常明显。输入信号频率为F2=100MHz时，采样幅度变化如图红色虚线所示，明显大于输入信号F1=原创 2020-06-02 22:40:29 · 9003 阅读 · 1 评论