[VCS]使用VCS仿真的命令总结

元直数字电路验证

已于 2025-07-17 15:04:15 修改

阅读量8.3k

点赞数 1

CC 4.0 BY-SA版权

分类专栏： IC行业常用EDA工具使用及技巧文章标签：自动驾驶 html5 人工智能

于 2019-03-14 19:45:48 首次发布

本文链接：https://blog.youkuaiyun.com/gsjthxy/article/details/88559677

IC行业常用EDA工具使用及技巧专栏收录该内容

64 篇文章 ¥49.90 ¥99.00

订阅专栏

超级会员免费看

本文总结了使用VCS进行系统级仿真时的基本命令，包括如何处理Compile Error，启动Verdi的正确方式，以及VCS收覆盖率的相关Options。在VCS编译时，需添加+v2k选项解决特定错误。Verdi启动命令中，-sv参数用于支持SystemVerilog，并通过-f指定源代码文件列表。完整的覆盖率收集需添加特定Options。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

使用VCS仿真的命令总结

在用VCS仿真過程中，可能會出現如下Compile Error：指示RTL中的property块有syntax error。比較奇怪吧，此時需要在VCS的command line添加 +v2k的option，此Error可以解除。

一、VCS仿真的基本command如下：

my $sim_command = " vcs -Tlinux64 -full64  +vcsd -l compile.vcs.log -timescale=1ns/1ps  ";
$sim_command   .= " -sverilog  +v2k  +vcs+lic+wait  +define+SYNOPSYS_SV ";
$sim_command   .= " -ntb_define  NTB  -assert  svaext  +define+NTB  -ntb_opts  rvm ";
$sim_command   .= " -ntb_tops  use_sigprop +systemverilogext+.sv

了解本专栏