2、亚阈值晶体管：概念、技术与挑战

亚阈值晶体管：概念、技术与挑战

1. 亚阈值晶体管的漏电机制

1.1 电流 I3：栅氧化层隧穿电流

电子通过栅氧化层的隧穿会产生漏电。栅氧化层越薄，由于氧化层上电场增强，隧穿现象越严重，从而导致漏电。隧穿电流与电子的隧穿概率成正比。在 MOSFET 中，Fowler - Nordheim（FN）隧穿和直接隧穿是隧穿漏电的两个主要原因。

FN 隧穿的表达式为：
[J_{FNT} = \frac{q E_{OX}}{16 \pi^2 \phi_{OX}} \left(\frac{4 m^ \phi_{OX}^3}{3 \hbar^2}\right)^{\frac{1}{2}} e^{-\frac{4 (2 m^ )^{\frac{1}{2}} \phi_{OX}^{\frac{3}{2}}}{3 \hbar E_{OX}}}]
其中 (m^*) 是硅导带中电子的有效质量，(E_{OX}) 是氧化层上的电场，(\phi_{OX}) 是导带中电子的势垒高度，(V_{OX}) 是氧化层上的电压降。

如示意图所示，电子通过三角形势垒（(V_{OX} > \phi_{OX})）隧穿进入氧化层的导带。在短沟道器件中，FN 隧穿不显著。

1.2 直接隧穿

在较薄的氧化层中，电子通过梯形势垒（(V_{OX} < \phi_{OX})）直接从反型硅表面隧穿到栅极。直接隧穿电流在薄氧化层 MOSFET 中较为显著，其表达式为：
[J_{DT} = \frac{R E_{OX}}{16 \pi^2 \phi_{OX}} \left(\frac{4 m^ \phi_{