AHB协议详细介绍/时序/信号名

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#arm开发 #fpga开发

AHB学习总结

总线概述

作者：阿锋聊数字

AMBA的AHB总线是一个高性能总线，它可以包括masters, interconnects 和 slaves 。

它主要支持：

  1. 突发传输
  2. 单时钟边沿操作
  3. 非三态的
  4. 数据位宽可配置，64, 128, 256, 512, 和 1024 bits

多数的AHB Slave设备包括，memory设备、外部memory接口和高性能外设。如果你想连接低速设备，可以考虑使用低速总线，例如APB总线。

AHB总线还支持多Master的设计，你可以使用interconnect组件连接多个主，interconnect组件提供了仲裁器和路由机制。

​ 下图举例了一个一主三从的互联结构，图中未展示所有信号。

在这里插入图片描述

Master

在这里插入图片描述

Slave

在这里插入图片描述

信号描述

传输

基本传输

带读写等待的传输，下图中master 发起的

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AHB总线协议
ivy_reny的专栏
09-30 8万+
1. 简介         AHB总线规范是AMBA总线规范的一部分，AMBA总线规范是ARM公司提出的总线规范，被大多数SoC设计采用，它规定了AHB (Advanced High-performance Bus)、ASB (Advanced System Bus)、APB (Advanced Peripheral Bus)。AHB用于高性能、高时钟频率的系统结构，典型的应用如ARM核与系统内
AHB协议详解
weixin_43992251的博客
09-29 1054
AHB总线是AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构协议簇中的一员。AHB是针对高带宽、高性能系统所设计的总线，用于连接微处理器、高带宽片上RAM、高带宽外部存储器及各种带有AHB接口的控制器，还可以通过AHB-APB Bridge连接到APB总线系统。简单来说，AHB总线是构成SOC系统基本框架的核心。
AHB总线传输（时序）
weixin_44969124的博客
12-11 7667
信号名 含义 源 I O 描述 HCLK 总线时钟 clock source 各module 总线时钟，上升沿采样 HRESETn 复位 reset controller 各module 总线复位，低电平有效 HADDR[31:0] 地址总线 Master decoder；mux to slave；arbiter 32位系统地址总线 HTRANS[1:0] 传送类型 Master mux to slave 当前传输类型NONSEQ, SEQ, IDLE, BUSY HWRITE 传送方向 Master mu
AMBA AHB总线协议
最新发布
qq_33624200的博客
10-14 960
突发传输单边沿操作非三态执行可配置的数据总线位宽可配置的地址总线位宽该接口定义包括：Managers，Subordinates，Interconnects。在进行系统设计时，通常由多个subordinate，所以在manager和多个subordinate中间，通常通过decoder和multiplexor来进行连接。在进行一次传输时，由manager驱动地址和控制信号来发起操作，并由subordinate驱动HREADYOUT来结束本次操作。
AHB时序图
weixin_45074094的博客
03-02 944
简单传输 等待传输
AHB总线协议简单介绍
05-28
**AHB总线协议**是AMBA（Advanced Microcontroller Bus Architecture）总线规范的一个关键组成部分，由ARM公司提出...在使用Verilog或UVM进行硬件描述和验证时，理解AHB协议的细节至关重要，以确保设计的正确性和性能。
Arm AMBA 5 AHB协议规范.pdf
04-01
AMBA AHB协议规范详细描述了总线的信号、传输协议、仲裁机制以及时序要求等方面的技术细节。它支持多种总线主设备和从设备同时工作，允许在不中断当前数据传输的情况下，切换到其他主设备进行数据传输。这种机制可以...
AHB_LITE.rar_AHB fpga_AHB-LITE Verilog_ahb_ahb协议_verilog设计ahb
07-15
4. **时序控制**：必须确保所有操作都在正确的时间边界内完成，以满足AHB协议的时序要求。 5. **仿真与验证**：在实现后，通过使用仿真工具（如ModelSim或Vivado Simulator）进行功能验证，确保设计符合AHB协议规范...
ahb_sram.zip_AHB 协议 sram_AMBA_SRAM_Ver_ahb_sram
07-14
AHB协议是Advanced High-performance Bus的缩写，由ARM公司提出，是一种广泛应用于嵌入式系统的高性能总线标准。而SRAM则是一种高速、低延迟的内存类型，常用于缓存和嵌入式系统中的数据存储。 AHB协议是AMBA...
AHB协议中文版
05-30
AMBA® 3 AHB-Lite 协议，中文版。AMBA AHB-Lite是面向高性能的可综合设计，提供了一个总线接口来支持Master并提供高操作带宽。最普通的AHB-Lite从器件是内存器件，外部存储器接口和高带宽外围器件。虽然低带宽外围器件可以连接到AHB-Lite，但从系统性能考虑，应当连接到APB总线上，可以通过APB桥接实现。
AHB总线介绍及其时序图
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AHB总线简介 AHB是新一代的AMBA总线，旨在解决高性能可综合设计的要求。它是一种高性能的系统总线，能够支持多总线master，提供高带宽操作。AMBA AHB实现高性能、高时钟频率系统所需的功能，包括: 突发传输 拆分transactions 当时钟周期mater切换 单时钟沿操作 non-tristate实现 更宽的数据总线配置(64/128位)。 AHB总线和ASB/APB可以通过bridge有效连接，这使得现有的设计能够轻松集成； AHB设计可能包含一个或者多个...
AHB协议
vyvyvyvtfr的博客
09-05 1158
获得总线的 Master 开始 AHB 传输，步骤如下：地址阶段：Master 先发出地址和控制信号（包括地址、传输方向、数据宽度、burst 类型）。地址译码：Decoder 根据地址和控制信号选择对应的 Slave。数据阶段写传输读传输在 AHB 总线上，Master 的传送状态由无效传输：IDLE（00）、BUSY（01），Slave 忽略即可。有效传输：NONSEQ（10）、SEQ（11），Slave 必须正常处理。关键作用NONSEQ 用来启动一次传输/突发；
【AHB协议时序及代码示例】
li_kin的博客
11-13 2491
IC AMBA AHB协议及时序
AHB协议介绍
qq_66711085的博客
08-10 1243
AHB 是 ARM 公司提出的 AMBA（Advanced Microcontroller Bus Architecture） 总线协议之一，专为 高性能、低延迟 的片上系统（SoC）设计，广泛应用于处理器、内存控制器、DMA 等模块的互联。
AMBA总线协议和AHB协议时序分析
qq_1096217361的博客
05-10 2660
outstanding：在主机发出某个命令到从机响应命令的这段时间里是否可以再发新的命令，如果能发新命令就称为支持outstanding。 如图所示，三级流水线，当在D2期间发生中断复位等操作，系统需要等待两个时钟周期以保证D2的正常发送，流水线越长，处理中断或复位时等待的时间越长，因此流水线并不是越长越好。 总线握手思想：主机valid，从机ready同时有效。 ...
AHB协议 时序
08-14
AHB（Advanced High-performance Bus）协议是AMBA总线架构中的一部分，专为高性能、高带宽系统设计。其时序特性是理解其工作原理和优化系统性能的关键。 ### AHB协议的时序特性 #### 1. 传输阶段 AHB协议的传输分为两个主要阶段：地址阶段（Address Phase）和数据阶段（Data Phase）。地址阶段用于传输地址和控制信号，数据阶段则用于传输实际数据。地址阶段的信号包括HADDR（地址信号）、HWRITE（传输方向）、HTRANS（传输类型）等，而数据阶段则包括HWDATA（写数据）或HRDATA（读数据）以及HWSTRB（写选通信号）等[^3]。 在地址阶段，Master（主设备）会在一个时钟周期内发出地址和控制信号，包括传输类型（HTRANS）和传输方向（HWRITE）。如果Slave（从设备）需要更多时间来处理该传输，可以通过HREADYOUT信号拉低以插入等待状态，从而延长数据阶段的开始时间。在此期间，Master的传输类型和地址信号不能随意更改，只能在特定条件下进行调整[^4]。 #### 2. 传输类型（HTRANS） HTRANS信号用于指示当前传输的类型，它是一个2位信号，包含以下几种类型： - **IDLE**：表示总线处于空闲状态，不进行任何有效传输。 - **BUSY**：表示当前传输正在进行，但尚未准备好下一个传输。 - **NONSEQUENTIAL**：表示当前传输是独立的，不与之前的传输相关。 - **SEQUENTIAL**：表示当前传输是上一次传输的延续，通常用于突发传输（Burst Transfer）。 在突发传输中，SEQUENTIAL类型的传输用于连续访问多个地址的数据，从而提高传输效率。这种模式在访问连续存储区域（如缓存或内存块）时特别有用。 #### 3. 等待状态（HREADYOUT） HREADYOUT信号由Slave发出，用于指示当前传输是否已完成。如果Slave无法在当前时钟周期内完成数据传输，它可以将HREADYOUT拉低，表示需要插入等待状态。此时，Master必须保持地址和控制信号不变，直到HREADYOUT被拉高，表示Slave已经准备好进行数据传输。 等待状态的引入使得AHB协议能够适应不同速度的Slave设备，从而保证系统的稳定性。同时，它也增加了传输的延迟，因此在设计系统时需要权衡Slave的响应速度与整体性能。 #### 4. 数据阶段 在数据阶段，Master和Slave之间进行数据交换。对于写操作，数据通过HWDATA信号传输，而HWSTRB信号用于指示哪些字节是有效的。例如，如果HWDATA为32位宽，则HWSTRB为4位，每一位对应一个字节的有效性。 对于读操作，数据通过HRDATA信号传输。与写操作类似，读操作也需要HREADYOUT信号来控制传输的完成时间。如果Slave需要更多时间来准备读取数据，它可以拉低HREADYOUT以插入等待状态。 #### 5. 突发传输（Burst Transfer） 突发传输是AHB协议的一个重要特性，允许在一个传输周期内连续访问多个地址的数据。突发传输通常使用SEQUENTIAL类型的HTRANS信号，表示当前传输是上一次传输的延续。突发传输可以显著提高数据传输的效率，特别是在访问连续存储区域时。 突发传输的长度可以是固定长度（如4拍、8拍等）或可变长度，具体取决于Slave的支持能力。在突发传输过程中，Master必须确保地址的连续性，并且在每次传输中保持传输方向不变。 #### 6. 时钟同步 AHB协议是完全同步的，所有的信号传输都依赖于系统时钟。地址阶段和数据阶段的信号都必须在时钟的上升沿进行采样，确保信号的稳定性和可靠性。这种同步机制简化了时序设计，但也要求所有设备都必须严格遵守时钟周期的限制。 ### 示例代码：AHB协议的基本时序模拟 以下是一个简单的AHB协议时序模拟代码，展示了地址阶段和数据阶段的基本流程： ```verilog module ahb_sequential_transfer( input HCLK, input HRESETn, output reg [31:0] HADDR, output reg HWRITE, output reg [1:0] HTRANS, output reg [31:0] HWDATA, input HREADYOUT, output reg HSEL ); always @(posedge HCLK or negedge HRESETn) begin if (!HRESETn) begin HADDR <= 32'h0; HWRITE <= 1'b0; HTRANS <= 2'b00; // IDLE HWDATA <= 32'h0; HSEL <= 1'b0; end else begin case (HTRANS) 2'b00: begin // IDLE HSEL <= 1'b1; HADDR <= 32'h1000_0000; HWRITE <= 1'b1; HTRANS <= 2'b11; // SEQUENTIAL HWDATA <= 32'hDEAD_BEEF; end 2'b11: begin // SEQUENTIAL if (HREADYOUT) begin HADDR <= HADDR + 4; HWDATA <= HWDATA + 1; end end default: begin HTRANS <= 2'b00; // IDLE end endcase end end endmodule ``` 这段Verilog代码模拟了一个简单的AHB协议传输过程，展示了如何从IDLE状态进入SEQUENTIAL状态，并在每个时钟周期内更新地址和数据。当HREADYOUT信号为高电平时，表示Slave已经准备好进行下一次传输，地址和数据会被更新；否则，地址和数据保持不变，直到HREADYOUT变为高电平。 ---
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