AHB协议详细介绍/时序/信号名

最新推荐文章于 2025-06-04 06:55:44 发布
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AHB学习总结

总线概述

作者：阿锋聊数字

AMBA的AHB总线是一个高性能总线，它可以包括masters, interconnects 和 slaves 。

它主要支持：

  1. 突发传输
  2. 单时钟边沿操作
  3. 非三态的
  4. 数据位宽可配置，64, 128, 256, 512, 和 1024 bits

多数的AHB Slave设备包括，memory设备、外部memory接口和高性能外设。如果你想连接低速设备，可以考虑使用低速总线，例如APB总线。

AHB总线还支持多Master的设计，你可以使用interconnect组件连接多个主，interconnect组件提供了仲裁器和路由机制。

​ 下图举例了一个一主三从的互联结构，图中未展示所有信号。

在这里插入图片描述

Master

在这里插入图片描述

Slave

在这里插入图片描述

信号描述

传输

基本传输

带读写等待的传输，下图中master 发起的

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AHB协议
reekyli的专栏
05-22 200
当master想要访问slave时，master发送HBUSREQ信号给arbiter请求总线控制权，arbiter如果返回给master一个HGRANT信号，则该master获得总线控制权，然后master给slave发送HTRANS信号，开始和slave进行数据传输。HTRANS[1:0] 2位址的控制信号。HREADY表示上一master有效，因此，HSELx和HREADY都有效，才采样地址和控制信号。HRESP[1:0] 响应。HWRITE 读写信号。HSIZE[3:0] 传输数据的位宽。
AHB总线协议
热门推荐
ivy_reny的专栏
09-30 8万+
1. 简介         AHB总线规范是AMBA总线规范的一部分，AMBA总线规范是ARM公司提出的总线规范，被大多数SoC设计采用，它规定了AHB (Advanced High-performance Bus)、ASB (Advanced System Bus)、APB (Advanced Peripheral Bus)。AHB用于高性能、高时钟频率的系统结构，典型的应用如ARM核与系统内
AHB总线传输（时序）
weixin_44969124的博客
12-11 7496
信号名 含义 源 I O 描述 HCLK 总线时钟 clock source 各module 总线时钟，上升沿采样 HRESETn 复位 reset controller 各module 总线复位，低电平有效 HADDR[31:0] 地址总线 Master decoder；mux to slave；arbiter 32位系统地址总线 HTRANS[1:0] 传送类型 Master mux to slave 当前传输类型NONSEQ, SEQ, IDLE, BUSY HWRITE 传送方向 Master mu
AHB协议学习总结
最新发布
m0_52213268的博客
06-04 1549
摘要： AHB（Advanced High-performance Bus）协议是AMBA总线标准的核心组件，专为高带宽、低延迟的片上系统设计。其关键特性包括：突发传输（INCR/WRAP模式）提升数据传输效率，支持多主设备仲裁与流水线操作，单一时钟沿控制简化时序设计。信号体系涵盖地址/数据线（HADDR/HWDATA）、传输类型指示（HTRANS）、保护机制（HPROT）及响应状态（HRESP）。
AHB时序图
weixin_45074094的博客
03-02 779
简单传输 等待传输
AHB总线介绍及其时序图
muyiwushui的博客
09-09 1万+
AHB总线简介 AHB是新一代的AMBA总线，旨在解决高性能可综合设计的要求。它是一种高性能的系统总线，能够支持多总线master，提供高带宽操作。AMBA AHB实现高性能、高时钟频率系统所需的功能，包括: 突发传输 拆分transactions 当时钟周期mater切换 单时钟沿操作 non-tristate实现 更宽的数据总线配置(64/128位)。 AHB总线和ASB/APB可以通过bridge有效连接，这使得现有的设计能够轻松集成； AHB设计可能包含一个或者多个...
AHB协议详解
weixin_43992251的博客
09-29 894
AHB总线是AMBA (Advanced Microcontroller Bus Architecture) 高级处理器总线架构协议簇中的一员。AHB是针对高带宽、高性能系统所设计的总线，用于连接微处理器、高带宽片上RAM、高带宽外部存储器及各种带有AHB接口的控制器，还可以通过AHB-APB Bridge连接到APB总线系统。简单来说，AHB总线是构成SOC系统基本框架的核心。
AHB总线协议简单介绍
05-28
**AHB总线协议**是AMBA（Advanced Microcontroller Bus Architecture）总线规范的一个关键组成部分，由ARM公司提出...在使用Verilog或UVM进行硬件描述和验证时，理解AHB协议的细节至关重要，以确保设计的正确性和性能。
Arm AMBA 5 AHB协议规范.pdf
04-01
AMBA AHB协议规范详细描述了总线的信号、传输协议、仲裁机制以及时序要求等方面的技术细节。它支持多种总线主设备和从设备同时工作，允许在不中断当前数据传输的情况下，切换到其他主设备进行数据传输。这种机制可以...
AHB_LITE.rar_AHB fpga_AHB-LITE Verilog_ahb_ahb协议_verilog设计ahb
07-15
4. **时序控制**：必须确保所有操作都在正确的时间边界内完成，以满足AHB协议的时序要求。 5. **仿真与验证**：在实现后，通过使用仿真工具（如ModelSim或Vivado Simulator）进行功能验证，确保设计符合AHB协议规范...
ahb_sram.zip_AHB 协议 sram_AMBA_SRAM_Ver_ahb_sram
07-14
AHB协议是Advanced High-performance Bus的缩写，由ARM公司提出，是一种广泛应用于嵌入式系统的高性能总线标准。而SRAM则是一种高速、低延迟的内存类型，常用于缓存和嵌入式系统中的数据存储。 AHB协议是AMBA...
AHB协议中文版
05-30
AMBA® 3 AHB-Lite 协议，中文版。AMBA AHB-Lite是面向高性能的可综合设计，提供了一个总线接口来支持Master并提供高操作带宽。最普通的AHB-Lite从器件是内存器件，外部存储器接口和高带宽外围器件。虽然低带宽外围器件可以连接到AHB-Lite，但从系统性能考虑，应当连接到APB总线上，可以通过APB桥接实现。
AMBA总线（2）—— AHB协议
cy413026的博客
03-20 1141
AHB5手册的最后一章是User信号，分为HAUSER、HWUSER、HRUSER三组，但协议开头就说：“通常本规范建议不使用User信号。AHB协议没有定义这些信号的功能，如果两个组件以不兼容的方式使用相同的User信号，就会导致互操作性问题。”啊这……在章节后面，手册又说道：“建议在互连上包含User信号，但是没有要求在Master或Slave上包含它们。该规范建议互连组件包括对User信号的支持，以便它们可以在Master和Slave之间传递。
AMBA总线协议和AHB协议时序分析
qq_1096217361的博客
05-10 2597
outstanding：在主机发出某个命令到从机响应命令的这段时间里是否可以再发新的命令，如果能发新命令就称为支持outstanding。 如图所示，三级流水线，当在D2期间发生中断复位等操作，系统需要等待两个时钟周期以保证D2的正常发送，流水线越长，处理中断或复位时等待的时间越长，因此流水线并不是越长越好。 总线握手思想：主机valid，从机ready同时有效。 ...
AHB协议学习
weixin_51613968的博客
07-16 5214
AHB协议学习总结
【AHB协议时序及代码示例】
li_kin的博客
11-13 2012
IC AMBA AHB协议及时序
ahb协议burst传输时序
02-09
### AHB协议中的Burst传输时序详解 #### Burst传输概述 在高级高性能总线(AHB)协议中，为了提高数据传输效率并减少地址更新次数，引入了突发(Burst)传输机制。这种模式允许一次请求多个连续的数据项，在单次事务处理过程中完成多字节传送。 对于`INCR4`类型的突发操作而言，意味着每次访问都会自动增加偏移量直到达到四个位置为止[^4]。具体来说： - **初始阶段**：Master设备发起一个带有起始地址和长度参数的读取或写入命令给Slave端； - **后续周期**：随后几个拍数里无需再次提供新地址信息，因为内部逻辑会自动生成下一个目标单元的位置； - **结束条件**：当完成了预定数量（本例为四）的数据交换之后，则认为整个序列已经完毕。 #### 时序特性说明 ##### HTRANS控制信号 在整个过程期间，`HTRANS`用于定义当前正在进行的操作类型——即非序列(`NONSEQ`)还是爆发的一部分(`SEQ`)。对于首次存取动作标记为`BUSY`或者`IDLE`转至`NONSEQ`；而对于紧接着发生的其余三次迭代则设置成`SEQ`来表明它们属于同一个批量作业之内[^3]。 ##### 响应反馈机制 每当Slave接收到任何来自Master的有效请求后都必须给出回应。这里涉及到两个重要标志位： - `HREADY`: 表明本次循环是否已被拉伸延长，若置高表示正常进度未受影响； - `HRESP[1:0]`: 描述此次交互的结果状况，比如成功与否等具体情况。 此外值得注意的是，由于AHB设计上不允许中途撤销已经开始的任务，因此即使遇到异常情况也需坚持执行到底并向对方报告最终状态。 ```plaintext | Cycle | HADDR | HWRITE | HSIZE | HBURST | HPROT | HTRANS | HRDATA/WTDATA | |-------|----------|--------|-------|--------|-------|------------|---------------| | 1 | Addr_0 | Write? | Size | INCR4 | Prot | NONSEQ | Data_0 | | 2 | (Addr_0+1)| Write? | Same | Same | Same | SEQ | Data_1 | | 3 | (Addr_0+2)| Write? | Same | Same | Same | SEQ | Data_2 | | 4 | (Addr_0+3)| Write? | Same | Same | Same | SEQ | Data_3 | ``` 此表格展示了在一个典型的`INCR4`突发写入场景下的主要控制线变化趋势。其中每一列代表不同种类的关键信号，而各行对应各个时间点上的实际值。
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