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1.type mismatchsignal a : std_ulogic; signal b : std_ulogic; signal c : std_ulogic;a <= b and ( c = ‘1’);编译报错： and 左右两边类型不匹配。 b是std_ulogic，（c = ‘1’）返回值是bool类型。 所以报错。

信号多驱动问题0.起因1.现象起源2.原因分析3.解决办法4.思维拓展（1）两个always块的时钟不同，条件互斥；（2）时钟相同，但是条件不互斥，可能发生冲突；（3）时钟不同，且条件不互斥；0.起因最近在项目设计时，遇到了信号多驱动问题。记录下来，提醒自己，方便他人。1.现象起源最近在设计YOLO—V3的模块逻辑。在准备上FPGA时，综合报错：信号多驱动错误。2.原因分析查看代码...