UVM
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evolone
这个作者很懒，什么都没留下…
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基于systemVerilog的UVM 调试问题及解决办法集锦
说在前头目前接触的UVM内容都是基于systemVerilog的。所以，碰到的问题主要基于sv。一、低级语法错误此类错误是由于一些低级操作或常识不清导致的，并很容易解决。 多为语法错误。1、信号赋值信号主要分为wire型和reg型。 在进行信号赋值时，wire型信号不能出现在等号左边只能在右边，reg型信号可以出现在等号左边和右边。故，当不小心把wire型信号放在等...原创 2016-10-10 20:23:50 · 16600 阅读 · 2 评论 -
UVM register model 寄存器模型中：peek()与reg_model.reg_name.value获取的值不同的原因
最近因为项目需要，负责给基于UVM验证平台添加寄存器模型。 参考了张强的《UVM实战：卷1》中第七章的内容，并借鉴了其他项目的code。 总算实现了寄存器模型，利用predictor和adapter，实现了寄存器模型的前门访问。 然后进而实现后门访问。代码实现比较简单。但是之后验证功能时，发现与自己的预估有出入。 发现，对UVM寄存器模型的认识，更深入了。 特此将碰到情况及理解记录下来。...原创 2018-06-15 16:22:47 · 3558 阅读 · 0 评论