简易使用VCS跑仿真

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创建了一个Verilog模块，用于生成不同数据类型的随机数，包括浮点和整数，并在模块内设置了最小值和最大值。利用$urandom函数产生随机数，通过signed转换实现负数的生成。VCS仿真命令固定了随机数种子以确保可重复性，并将结果记录在日志文件中。

创建一个.v文件，写一个module，在module块里面可以做实验，然后使用vcs的仿真命令进行仿真，如下：

module
    //产生136bit的随机数，而且还需要有负数，随机数据的大小和数据类型相关；
    bit[136] max_fp_value[string];
    bit[136] min_fp_value[string];
    bit[136] int_value_min, int_value_max;
    bit[136] sel;

    initial begin
        max_fp_value["fp16"] = 65504;
        min_fp_value["fp16"] = -65504;
        max_fp_value["int16"] = 65504;
        min_fp_value["int16"] = -65504;
        max_fp_value["int8"] = 65504;
        min_fp_value["int8"] = -65504;
        max_fp_value["float"] = 3.4028234664e38;
        min_fp_value["float"] = -3.4028234664e38;

        sel = {$urandom(), $urandom(), $urandom(), $urandom(), $urandom()};//这里随机产生160bit的随机数；
        int_value_min = -signed'(sel % max_fp_value[string]);//这里需要加上signed强制类型转换，转成负数；
        int_value_max = sel % max_fp_value[string];
        signed'(min_fp_value["fp16"]);//使用signed强制类型转换，生成-65504，其他数据类型同理
    end
endmodule

vcs的仿真命令为：vcs -R -full64 -sverilog +ntb_random_seed=12 test.v -l 12.log //seed固定为12，并将结果打印到12.log中