61、时钟分配技术解析

时钟分配技术解析

1. 主动偏斜校正

在时钟分配系统中，CMOS 驱动器的延迟难以被制造商准确预设。不过，我们可以构建高精度测量延迟差异的电路。基于此，可采用锁相环（PLL）或延迟锁相环（DLL）技术，自动补偿时钟中继器内部的自然传播延迟。

DLL 技术可用于消除时钟中继器的输出间偏斜。如下图所示，将其中一个输出（Y1）设为参考输出，参考输出电路内置固定但不可预测的延迟。电路会比较 Y2 输出与参考输出（REF 引脚）的时序，然后调整 Y2 驱动器的内部延迟，使 Y2 输出在相位比较器的容差范围内与参考输出完美匹配。其他通道也有类似的自动调整反馈回路，这种自动偏斜补偿架构属于延迟锁相环。

偏斜补偿结构的输出间偏斜性能优于非补偿结构，但无法解决整体输入 - 输出延迟的不确定性问题。而且，主动补偿的中继器因包含敏感的模拟电路，易受电源噪声影响，需遵循制造商的电源滤波指南，并提供干净、无抖动的参考时钟。

要点总结

• 偏斜补偿的时钟中继器架构无法解决整体输入 - 输出延迟的不确定性。
• 主动补偿的时钟中继器极易受电源噪声影响。

2. 零延迟时钟中继器

若要改善输入 - 输出延迟的不确定性，需使用零延迟时钟缓冲器。它能将输出与输入进行比较并调节，是大型时钟树应用的理想选择。

PLL 型零延迟中继器包含普通