低功耗SRAM单元设计与优化

使用低功耗技术进行功耗降低的SRAM单元设计与分析

I. 引言

存储结构已成为现代超大规模集成电路系统中不可或缺的一部分。半导体存储器既可作为独立的存储芯片，也可作为复杂超大规模集成电路系统的组成部分。半导体存储器的基本存储单元在相当长一段时间内基本保持不变。功耗直接影响芯片的封装成本和系统的编码成本。所有这些因素促使超大规模集成电路系统设计者将功耗视为一个主要问题，并致力于降低电路功耗。

传统的随机访问存储器（RAM）分为动态随机存取存储器（DRAM）和静态随机存取存储器（SRAM）。前者通常采用单晶体管存储单元实现，其中单元状态以电容器上的电荷形式存储。“动态”一词指的是由于存储电容器并非理想器件，需要定期刷新其电荷。相比之下，静态随机存取存储器（SRAM）使用双稳态元件（如反相器环）将单元状态以电压差的形式存储。只要保持供电，这些元件就能保持其状态而无需刷新。基本的SRAM单元明显更复杂，且与动态随机存取存储器（DRAM）单元相比占用更大的面积。在系统设计中使用静态随机存取存储器（SRAM）或动态随机存取存储器（DRAM）有许多原因。设计挑战包括密度、速度、易失性、成本和特性。在为系统选择存储器之前，应考虑所有这些因素。本研究工作专注于读/写静态随机存取存储器（SRAM）单元的设计。

在过去的几十年里，人们已多次尝试扩展超大规模集成电路系统中的存储器设计。一种用于低功耗应用的4T静态随机存取存储器存储单元。许多方法被用于降低动态随机存取存储器的功耗，但这些设计并不适用于静态静态随机存取存储器。他们提出了一种高可靠性、低功耗和高速的4T静态随机存取存储器设计[1]。一种采用0.25微米工艺、电源电压为2.5V的新型4T静态随机存取存储器存储单元，用于低功耗应用。他们更关注单元比和动态功耗[2]。

很少有研究关注更高的晶体管比例并减少读写时间。因此，6T SRAM单元通过降低读写时间、延迟和功耗，相较于5T SRAM单元得到了实现。该方法的缺点是漏电流和面积在SRAM单元设计中无法被考虑[3]。一种单端6T SRAM存储单元在低压应用下进行了仿真和评估[4,5]。为降低SRAM存储单元的功耗，引入了多种技术。他们采用传统的6T SRAM存储单元设计，在不同电源电压下对延迟和功耗进行比较[6]。将普通8T SRAM存储单元从90纳米工艺转变为65纳米工艺，并且还设计了一种新型半选无扰动晶体管静态随机存取存储器单元。通过对电源电压、面积效率等不同参数的分析，以提升SRAM存储单元相对于5T、6T和7T SRAM单元的性能。他们使用Tanner工具，将多种SRAM存储单元在90纳米、45纳米和32纳米工艺下进行了比较[7,8]。

一种由10个晶体管组成的两端口非预充电静态随机存取存储器使用CMOS逻辑[9,10]设计而成。该设计适用于实时视频图像处理。由于所提出的静态随机存取存储器没有预充电周期，因此其工作频率可高于传统的8T静态随机存取存储器。此外，采用90纳米工艺降低了面积开销。用于现场可编程门阵列的低功耗存储单元设计包括自控电压电平（SVL）电路以及10T静态随机存取存储器单元。提出了一种设计单端8T或10T位单元以改进稳定性的方法。主要重点是在字线上实现位交织，并在亚阈值条件下设计可靠的数据读取路径。测量结果表明，我们的10T静态随机存取存储器的漏电功耗与6T单元相当。

II. 问题描述

功耗在现代存储器设计中已成为一个重要问题。这主要是由于芯片集成规模的扩大以及工作频率的持续提升。集成电路中的过度功耗不仅限制了其在便携式设备中的应用，还会导致过热，从而在整个生命周期内降低系统性能。功耗直接影响芯片的封装成本和系统的编码成本[11,12]。所有这些因素促使超大规模集成电路系统设计者将功耗视为一个主要问题，并致力于降低电路的功耗。

因此，过去十年中提出了多种存储器单元设计，均旨在实现功耗、延迟和面积的降低。这些方法包括分组结构、电压摆幅降低、共享位线结构、电荷回收技术、ZA不对称单元、平衡单元结构、写驱动逻辑和预充电缩放技术。目前的研究主要集中在SRAM存储单元设计上，以实现更低功耗。在SRAM单元设计中，温度在任何情况下都起着重要作用。在所有电路设计中考虑了4种不同的温度，版图显示深黄色和橙色，表示存储器设计中存在的热点[13]。

静态随机存取存储单元被广泛应用于各类工业和科学子系统、汽车电子、数码相机、手机、合成器等不同领域。随着对包含静态随机存取存储器的组件在降低功耗和延迟方面的需求不断增长，必须进行相应调整以满足这些要求。已有许多关于SRAM单元的设计方案被提出，以在某些方面提升性能，但六晶体管(6T)差分存储单元仍被认为在面积与性能之间实现了良好平衡。目前也提出了多种访问存储单元的方法以改善速度和功耗。

其中一种方法为十晶体管(10T)，该方法通过写驱动逻辑和电荷回收(CR)逻辑，在读操作和写操作期间降低位线上的电压水平，从而最小化功耗。

此外，预充电缩放技术还被用于降低10T静态随机存取存储器存储单元中的功耗。与写驱动逻辑和电荷回收逻辑(CR逻辑)相比，该电路的性能表现更优。因此，本研究工作的主要目的是通过新颖且高效的低功耗技术来优化SRAM存储单元设计的总功耗。

III. 提出的方法

A. SRAM存储单元中低功耗读写电路的设计

静态随机存取存储器（SRAM）的设计旨在满足两个条件：一是以动态随机存取存储器（DRAM）无法达到的速度直接与中央处理器（CPU）接口；二是替代需要极低功耗的系统中的DRAM。在前一种应用中，SRAM作为缓存存储器，位于DRAM和CPU之间进行接口。推动SRAM技术发展的第二个因素是低功耗应用。

随机访问意味着内存中的位置可以按任意顺序进行写入或读取，而与上一次访问的内存位置无关。早期的异步静态RAM芯片按顺序执行读写操作，而较新的同步静态RAM芯片则可使读写操作重叠。SRAM单元具有三种不同的工作状态。SRAM在读取模式和写入模式下运行时，应分别具备可读性和写入稳定性。随着电源电压的降低，动态功耗呈平方级减少。然而，当电源电压降低时，电路参数（尤其是温度）的敏感性增加。降低电源电压是实现超低功耗操作的有效方法。在本研究中，我们评估了适用于超低压应用的不同类型SRAM单元（4T、5T、6T、7T、8T、9T和10T）。所提出的SRAM单元设计可用于在高速设备中提供低功耗解决方案[14,15]。

B. 使用写驱动器电路降低8T/10T SRAM的功率

降低静态随机存取存储器功耗的问题可以通过写驱动电路来解决，即字线驱动器和字线译码器。读者应当认识到，由于写驱动器需要驱动长且负载较重的字线，但每次最多只有一个驱动器被激活，因此其对整体功耗的贡献相对较小。与之前所述的试图降低电压的功耗降低技术不同，写电路的电源电压通常由其他因素决定。

图2显示了未使用任何功耗降低逻辑的6T静态随机存取存储器单元的仿真结果。

静态随机存取存储器写驱动电路的功能是在写使能（WE）信号为高电平时将输入数据写到位线，否则数据不会写入到位线。每个静态随机存取存储器列仅需一个写驱动器。当晶体管数量增加时，运行速度也随之提高。8T SRAM存储单元设计包含字线上的2个额外晶体管和位线上的2个晶体管，并配有写驱动器和写控制电路。10T SRAM单元的仿真与写操作驱动使能电路也已获得并显示出和图3。

静态和计算的功率在不同温度范围内。晶体管数量增加但写入速度提高到8T SRAM单元。仿真结果证明，该结构组织的写驱动器电路在延迟方面响应更好，并最小化总功率消耗，如图4和图5所示。

C. D8T/10T SRAM存储单元的设计 U(电荷回收逻辑)O

在完成写操作后，下一个数据的读取操作即将开始。假设Q处的内容为f1。读周期通过将位线预充电至逻辑1电平后，然后开启两个访问晶体管以激活字线来启动。在灵敏放大器的读操作期间，单元将经历以下过程：1) 位线预充电，2) 字线激活(a) 低(b) ST节点电压为高h模式。

8T的读取访问时间在读‘0’操作中退化。W状态，位线沿BNMOS晶体管的导通能力较低，导致n宏单元已在CMOS工艺中实现，采用8T结构，这些宏单元具有相同的地址解码器c和灵敏放大器设计。操作在仿真中进行，以评估p电路的性能，仿真设计在MHz工作频率下进行，电源电压为，明显可以看出，在两种工作频率下，e10T静态随机存取存储器设计具有显著a功耗优势。这是因为仅y一个单元而非整行所有单元在o设计中被激活。两种静态随机存取存储器设计的静态和动态功耗随变化情况如图6和图6r所示，分别如图6和图67。

使用电荷回收逻辑在存储器单元中，在准备进行读操作时，内存的值在预充电两条s激活字线后存储。越高f读操作速度越快n发出内存步骤：1) 位线预充电‐)ST节点电压为h3) 感应和4) 空闲。

T静态随机存取存储器单元略微W当单元处于零状态时BT由于n晶体管而耗时更长。在标准180 nm工艺中，两个4x4 SRAM和10T单元。两者n均包含译码器、数据线驱动器c以及广泛的读/写操作，在25、50、75和100°C的温度范围内进行E针对所提出的设计。所有电路在1.8V电源电压下以250MHz和300MHz运行。

它在p不同频率下，所提出的设计显著降低了读操作功耗a当其中一个单元被开启时y常规设计中的功耗也在不同的温度范围o内进行了计算7。

D. 使用预充电缩放技术降低8T/10T SRAM功耗

静态随机存取存储器采用两种预充电技术。第一种技术使用由MOS器件构成的静态负载，该负载充当电阻性负载单元。所采用的器件包括工作在有源区的增强型NMOS器件、耗尽型NMOS或工作在饱和区的标准PMOS器件。第二种技术通过时钟控制比例电路，以确保在核心未被访问时进行预充电。显然，时钟控制技术避免了静态功耗，但需要消耗功率来驱动时钟控制的预充电电路，哪种方法更具优势需根据具体应用来确定。

降低预充电压可明显降低功耗，因为位线上的有效电压摆幅减小从而降低了功耗。然而，这受到限制预充电压降低因素的影响。由于预充电压降低，可以采用较小的宽长比，从而减小单元尺寸。通过在读操作和写操作时对字线施加不同的电压，可以解决读操作导致单元状态破坏的问题。结合16位8T SRAM单元、地址译码器、预充电电路、数据写入电路和灵敏放大器等电路，在180纳米技术下设计了4x4 SRAM阵列，与10T静态随机存取存储器相同，如图8和图9所示。

介绍了采用预充电逻辑的8T SRAM单元设计，以提高性能并增加操作速度。在数据保持操作期间，预充电用于对位线和位线反相线进行预充电和均衡。设计了带有预充电逻辑的10T SRAM单元，以提高性能并增加操作速度。在充电期执行写操作，在放电期执行读操作，从而降低延迟和总功率。

IV. 仿真结果与讨论

所提出的用于存储设备的10T SRAM存储单元在EDA工具环境中进行了仿真。该SRAM存储单元采用180nm工艺技术设计，包含8T和10T两种结构。两个电路的电源电压和频率相同。但在微米技术中，若长度发生变化，其面积和总功耗将有所不同。

写驱动器、写控制电路和CR逻辑的设计及其在不同温度条件下对8T和10T SRAM存储单元的仿真结果已获得。仿真结果表明，采用分组组织结构的10T SRAM单元中，写驱动电路结合电荷回收方法在抑制延迟和降低总功耗方面表现出更优的性能。使用180 nm CMOS技术，在0 V至1.8 V可变电源电压下，计算了8T和10T SRAM单元在不同温度下的动态功耗、静态功耗和总功耗。还观察到，在8T SRAM单元中，当温度从25°C升高到较高值时，总功耗随时间增加。对于10T SRAM单元，当温度从25°C升至50°C时，功耗增加；当温度高于50°C时，动态功耗、静态功耗、总功耗和静态电流保持不变，如表6.1所示。

SRAM cell Type	参数	25	50	75	100
	瞬态分析时间（秒）	8.88	13.63	32.98	35.78
	总时间（秒）	11.11	16.08	41.00	60.70
	静态功率（瓦特）	0.0140	0.1469	0.2779	0.3665
	动态功率（瓦特）	0.0248	0.0193	0.0234	0.0369
	总功率（瓦特）	2.9314	4.1060	13.4361	22.1149
	瞬态延迟（秒）	0.1243	2.0022	9.1651	13.11
	静态电流 (mA)	7.778	81.61	154.39	203.61
8T	瞬态分析时间（秒）	3.78	4.01	3.54	3.90
	总时间（秒）	4.13	4.61	3.81	4.49
	静态功率（瓦特）	0.112	0.131	0.192	0.192
	动态功率（瓦特）	0.057	0.056	0.050	0.050
	总功率（瓦特）	4.334	6.429	14.372	14.372
	瞬态延迟（秒）	0.4237	0.5253	0.6797	0.7488
	静态电流 (mA)	62.22	72.77	106.67	106.67

V. 结论

在本研究工作中，考虑了在不同条件下各种配置的SRAM存储单元设计。首先，使用Microwind工具基于180纳米CMOS技术设计了所有可能的晶体管组合。在此基础上构建了8T和10T SRAM单元，并计算了它们的最大和最小功率。通过该设计分析，有助于找出在系统温度变化时哪种结构具有最低的功耗。仿真结果和功率计算也证实了这一点。8T和10T SRAM的内部架构被考虑用于进一步的应用。传统的6T SRAM在温度升高时功耗较高，大约增加了97%。为了克服这些缺点，针对不同的温度条件设计了8T和10T SRAM单元。这两种电路的功耗分别降低了81%和65%，且转换延迟相较于6T SRAM单元有所减少。尽管10T SRAM单元的面积比8T SRAM单元增加了30%，但其功耗降低了60%。

大多数SRAM单元由灵敏放大器、行和列译码器组成。存储单元中的所有电路都经过设计，并对其特性进行了分析。传统的8T和10T SRAM单元采用多种配置设计，如写驱动逻辑、电荷回收逻辑以及复杂电路的预充电缩放。其中，10T单元在预充电缩放技术中表现良好。为了避免或消除热点，需对10T静态随机存取存储器单元进行精心设计，以实现更好的热稳定性。