4、卷积神经网络嵌入式硬件芯片设计与仿真

卷积神经网络嵌入式硬件芯片设计与仿真

1. 引言

卷积神经网络（CNNs）是一种标准的多层神经网络。随着深度学习技术的不断发展，它目前广泛应用于语音分析和机器视觉领域。传统的卷积神经网络使用中央处理器（CPUs）进行计算，但这种计算方式速度慢且效率低，难以满足实时计算的需求。因此，基于图形处理器（GPUs）的卷积神经网络变得流行起来。然而，相关文献分析了依赖GPU的CNN开源技术，发现GPU存在功耗大、成本高等缺点。

现场可编程门阵列（FPGAs）是一种广泛用于构建数字电路的方法，它能够对硬件电路进行定制编程。FPGA的并行处理模式与卷积神经网络的计算特性相兼容，其可重构特性也适合神经网络动态的网络架构。因此，基于FPGA的CNN设计受到了广泛关注。本文提出了一种基于FPGA的深度CNN加速器，并创建了一个深度流水线FPGA集群，以实现高效的CNN。

2. 文献综述

众多研究者在基于FPGA的CNN加速器方面开展了大量工作，以下是部分研究成果的总结：
|研究者|研究内容|成果|
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|Huang等（2021）|提出基于FPGA的高吞吐量、高资源效率的CNN硬件加速器，针对现有加速器存在的问题，提出全新的多中心点增强（CE）架构|提高了卷积层的执行效率|
|Kyriakos等（2019）|介绍用于CNN应用的高性能加速器，使用MNIST数据集训练CNN模型，VHDL设计仅使用片上内存|在Xilinx Virtex VC707架构上验证了结果|
|Wu等（2019）|研究基于FPGA的MobileNets的CNN处理器，将普通卷积转换为深度可分离卷积，减少操作和参数|提