30、IP连接与设计：从单处理器到多核心系统

IP连接与设计：从单处理器到多核心系统

1. 非流水线RISC - V处理器与外部内存IPs

1.1 IP综合

IP周期保持不变，和原始的rv32i_npp_ip一样为七个FPGA周期。时序违规并不重要，Vivado会对设计进行精细布线。

1.2 Vivado项目搭建

在z1_rv32i_npp_bram_ip Vivado项目中连接IP，具体步骤如下：
1. 创建z1_rv32i_npp_bram_ip项目和design_1，在Diagram框架中添加Zynq7处理系统IP并运行自动连接（Run Block Automation）。
2. 添加AXI Interconnect IP（暂不点击提议的Run Connection Automation），右键选择Customize Block，在Top Level Settings选项卡中将Number of Master Interfaces设置为3。
3. 添加两个AXI BRAM Controller IP（同样暂不点击自动连接），右键选择Customize Block，将Number of BRAM interfaces设置为1，AXI Protocol设置为AXI4LITE。
4. 添加两个Block Memory Generator IP，将Memory Type设置为True Dual Port RAM，可将IP重命名为code_ram和data_ram。
5. 添加rv32i_npp_bram_ip CPU，将定义、综合和导出该IP的文件夹添加到可见IP列表中（主窗口菜单 - Tools - Settings - 展开Project Set