AURORA核多通道绑定使用注意事项

本文介绍了在Aurora主从双核配置中,使用GTX进行片间数据传输时遇到的布局布线错误。错误涉及GTX_COMMON和GTX_CHANNEL的放置问题,导致未在可路由站点对中放置组件。解决方案是根据Aurora用户手册,正确配置GTX_COMMON模块,确保其能驱动所有必要的GTX_CHANNEL。

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正文

在Aurora片间接口的调试中,一共需要用到两片FPGA,为达到速率的要求,所以Aurora需要采用主从双核,双通道绑定的工作模式,一共需要四个GTX(一个GTX 支持4Gbps的速率,一个Aurora核使用两个GTX,所以本例程中一个Aurora核最高支持8Gbps的速率)来完成片间数据的传输工作。

 

在工程中,主从双核的例化截图如下图所示(上图为主核,下图为从核):

由上两图可以发现,主从双核最大的区别在于时钟和复位的逻辑是否包含在例化的IP核中,主核的时钟和复位的逻辑包含在例化的IP核中,而从核是包含在生成的example design中。

在完成Aurora的外部设计后,需要对GTX分配管脚,FPGA1和FPGA2中GTX的管脚如下图所示(上图为FPGA1,下图为FPGA2):

 

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<think>好的,我现在要处理用户关于Aurora 64B/66B IP使用问题。首先,我需要回忆一下Aurora协议的基本知识。Aurora是Xilinx(现在属于AMD)开发的高速串行通信协议,要用于FPGA之间的点对点连接。64B/66B指的是其编码方式,将64位数据编码成66位的块,这样能够提高传输效率并减少开销。 用户可能想知道如何在自己的FPGA项目中使用这个IP,所以需要分步骤解释。首先,可能需要介绍IP的基本概念,比如它处理数据成帧、编码、时钟校正、通道绑定等功能。然后,应该详细说明使用的步骤,包括生成IP、配置参数、连接用户逻辑、处理时钟复位,以及调试测试。 我还需要考虑用户可能的应用场景,比如高速数据传输,或者多个FPGA之间的通信。可能需要提到Aurora支持的不同传输模式,如全双工单工,以及它支持的线速率范围,确保用户了解其适用性。 另外,用户可能会遇到常见问题,比如时钟配置错误、数据对齐问题,或者通道绑定失败。因此,在回答中需要包含一些注意事项,比如时钟的同步要求,参考时钟的稳定性,以及数据流的正确处理方式。 需要确认是否要提到具体的工具版本,比如Vivado的不同版本可能会有细微差别,但可能不需要,除非用户特别问到。同时,应该建议用户查阅官方文档,因为这是最权威的来源,特别是PG074文档,里面会有详细指南示例设计。 可能还需要对比其他协议,比如Aurora相比于JESD204B或10G以太网的优势,但用户的问题要集中在使用上,所以这部分可以简要带过,或者不提,避免偏离题。 在结构上,按照用户的要求,分步骤清晰说明,每个部分用标题分隔,使用列表例子来增强可读性。同时,确保所有数学表达式公式符合规定的格式,比如使用$$...$$独立成段的公式,虽然在这个题中可能涉及较少数学内容,但如果有数据传输速率计算,需要正确应用。 最后,检查是否有遗漏的关键点,比如IP的版本兼容性,是否需要特殊许可证,或者硬件要求,比如支持的FPGA型号收发器类型。这些信息对用户实际使用非常重要,应该包含在介绍中。</think>以下是对Xilinx Aurora 64B/66B IP的详细介绍使用指南,按功能模块分步说明: $$...$$ ### 一、Aurora 64B/66B IP概述 1. **协议特性** - 采用64B/66B编码(每64位数据添加2位同步头) - 支持1x至16x通道绑定(Lane Bonding) - 线速率范围:500Mbps至32.75Gbps(与FPGA型号相关) - 支持全双工/单工模式 2. **心功能模块** ```mermaid graph TD A[用户逻辑] --> B[TX接口] B --> C[64B/66B编码] C --> D[GT高速收发器] D --> E[物理链路] E --> F[GT高速收发器] F --> G[64B/66B解码] G --> H[RX接口] H --> A ``` ### 二、IP配置步骤(Vivado环境) 1. **IP Catalog中添加Aurora** - 选择线速率(需匹配GT收发器能力) - 设置通道数(1/2/4/8/16) - 配置参考时钟(需满足 $$f_{ref} = \frac{线速率}{66 \times 分频系数}$$) 2. **关键参数设置示例 | 参数项 | 典型值 | 说明 | |----------------|----------------|--------------------------| | Line Rate | 10.3125 Gbps | 匹配光模块速率 | | Data Width | 4 Bytes | 用户接口位宽 | | GT Refclk | 161.1328125 MHz | 对应10Gbps线速率配置 | | Interface Mode | Framing | 支持流模式/帧模式 | ### 三、用户接口设计要点 1. **发送端(TX)信号 ```verilog input [0:63] s_axi_tx_tdata, // 用户数据输入 input s_axi_tx_tvalid, // 数据有效 output s_axi_tx_tready // 流控信号 ``` 2. **接收端(RX)信号 ```verilog output [0:63] m_axi_rx_tdata, // 用户数据输出 output m_axi_rx_tvalid // 数据有效指示 ``` 3. **时钟域处理 - TXUSRCLK/RXUSRCLK由IP生成 - 必须使用BUFG保证时钟质量 - 典型频率关系:$$f_{usrclk} = \frac{线速率}{66 \times 接口位宽}$$ ### 四、关键时序要求 1. **通道绑定时序 - 需保证所有通道的SKIP字对齐 - 使用SYNC信号协调多通道相位 - 建立时间需满足 $$t_{bonding} = \frac{通道数 \times 66}{线速率}$$ 2. **时钟补偿机制 - 通过插入CC序列实现 - 补偿间隔计算公式: $$N_{CC} = \frac{f_{ref} \times t_{max\_skew}}{66}$$ ### 五、调试技巧 1. **ILA抓取关键信号 - channel_up:链路建立指示 - hard_err:不可恢复错误 - soft_err:可纠正错误计数 2. **眼图扫描建议 - 使用IBERT工具预扫描 - 保持电压差在1200mV±10% - 确保眼图张开度 > 0.3 UI ### 六、典型应用场景 1. **FPGA间高速互联 - 数据中心加速卡互连 - 雷达信号处理阵列 2. **协议转换桥接 - 100G以太网MAC层对接 - CPRI/JESD204B转换接口 **注意事项**: 1. GT收发器供电需满足PS精度要求(±1%) 2. 跨器件使用时需验证参考时钟同源 3. 多通道设计必须进行布局约束(XDC文件) 建议配合Vivado工程示例(如aurora_64b66b_0_example)进行开发,具体参数请参考PG074文档第4章配置说明。
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