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RSS订阅原创 AD7903 CS Mode 4-Wire模式Verilog驱动编写解析
AD7903 ADC芯片调试总结 本文记录了AD7903双通道16位ADC芯片的调试过程。该芯片具有两路独立可设量程的模拟电压采集通道，采用4线串行接口控制。调试重点包括： 控制时序验证 - 转换启动后需等待700ns采样时间，SCK时钟频率需降至25MHz以确保稳定采样 数据采集流程 - 通过COV信号触发转换，在SCK下降沿读取数据，完成采集后需预留足够准备时间 数据处理 - 16位输出数据为补码格式，可直接在Verilog中用signed类型处理 注意事项 - 实测表明手册标称的5ns时序要求过于严格
2025-06-05 15:59:14
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原创 MATLAB-Simulink搭建BUCK-BOOST仿真系统，闭环PID控制
本文从0开始，使用Matlab的Simulink，搭建一个简单的Buck-Boost开环和闭环电路，用于初学者学习PID控制调节，了解电子系统电路的基本原理，了解Matlab-simulink的使用方法。
2025-03-04 15:38:31
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原创 AD9833驱动的Verilog实现
对于AD9833芯片手册的解读，包括芯片功能、引脚功能、芯片参数、芯片寄存器、芯片注意事项等等。可以去看网上已有的文章，链接如下，讲的很详细，本文主要该芯片的Verilog驱动程序实现。AD9833介绍与应用（C语言实现）
2024-07-28 20:55:20
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原创 AD7656芯片解读及其读写驱动的Verilog实现
管脚总览如下：28管脚RESET:芯片复位信号，高电平时芯片处于复位状态；23,22,21管脚:ADC转化开始信号，A,B,C分别对应V1和V2,V3和V4,V5和V6,CONVST X从低变高时开始转换，复位时该管脚需拉高；18管脚BUSY:拉高代表ADC正处于转换状态，转化完成后拉低，通常转化时间为3us；29管脚W‾W/B:低电平选择DB[15:0]，高电平选DB[15:8]；61管脚SER/PAR‾PAR。
2024-07-24 15:40:16
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原创 verilog时序逻辑一个begin end中，一个信号被两条语句赋值
查看代码时，发现有的代码，在一个时序逻辑的begin end中，一个信号第一步被赋值为0，第二步又被case语句赋值。综合出来的电路长这个样子：根据自己以往的经验而言，该代码是有问题的，这样写的话在编译时，应该会被系统判定为多重驱动。然而实际情况是这样写可以正常编译，并且在网上还发现好多这样写的代码；
2024-06-02 16:39:38
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原创 FPGA复位模块设计思路参考
在FPGA开发中，第一步就是需要设计时钟复位管理模块，系统的复位树可分为硬件复位和软件复位，软件复位又可以通过打拍产生每个时钟的复位，这样一来，每个时钟均有自己的同步复位信号，这对于时序和程序稳定性有很大帮助。
2024-04-08 21:52:42
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原创 调试xilinx GT核出现RXRESETDONE不停浮动
配置好Xilinx GT核的时钟和复位管脚后，用ILA抓取IP核复位状态，其中TXRESETDONE正常拉高并保持，而RXRESETDONE一直在高电平和低电平之间来回变化。
2024-04-07 20:04:55
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空空如也
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