JNTeresa的博客

全加器：Full Adder （FA）能将本位的两个二进制数和邻低位来的进位数进行相加。半加器：Half Adder （HA）只将两个1位二进制数相加，而不考虑低位来的进位。每一种输入都有一个对应的特定输出端有效，全译码，所有输入状态都是有效的。每一个输入信号，都有一个对应的有效输出信号。C2只与A0,B0,A1,B1有关。1个数有两个以上Ci就为1，即就有进位。串行进位加法器：电路简单，运算速度较慢。一种高电平有效，一种低电平有效。输入端有4个，输出端有10个。常用MSI组合逻辑电路。

输入端口可以是wire和reg信号，因为我们要用initial 和always去驱动时钟和复位，因为时钟是一个反复的信号，用assign只是一个赋值的语句，只是一个连线的过程，而不是一个有时序的功能的语句，所以我们只能用initial和always语句，所以说我们只能把输入改成一个reg信号。*现学一个最简单的：创造一个主时钟约束，告诉我的系统我的这个clk它是多少兆的时钟，它就会按照我的时钟是多找兆去给我生成电路。资源用了LUT，ff（触发器），IO，BUFG（时钟资源，全局时钟总线）

1.什么是verilog语言Verilog HDL（Hardware Description Language）是一种用于电子系统设计和建模的硬件描述语言。它广泛应用于数字电路的设计和验证，特别是在FPGA（现场可编程门阵列）和ASIC（应用特定集成电路）的开发中。Verilog HDL允许设计师通过编写代码来描述电路的行为和结构，这些代码可以被合成工具转换成实际的硬件电路。以下是Verilog HDL的一些关键特性和概念：1. **模块（Module）**：Verilog中的模块是设计的基本构建块。

（高速接口设计领域）类型或者 reg 类型进行储存，两者的区别就是，当我使用 wire 类型进行储存，当外界发生变 化，我的内部的 wire 也会跟随着发生变化，而当我使用 reg 进行储存的时候，只有当触发信 号来临时，内部寄存器才会同步输入的值，所以，此时，既可以将输入的 wire 赋值到 wire。FPGA 在数字 IC 领域中是必不可少的，已经被用于验证相对成熟的 RTL，因为相比用仿真器， 或者加速器等来跑仿真，FPGA 的运行速度，更接近真实芯片，可以配合软件开发者来进行 底层软件的开发。

各位佬好，我想问一下在网上找的解决方案可以点击Upgrade Selected(不是灰色)，但仍会报错是啥原因。各位佬好，我想问一下在网上找的解决方案可以点击Upgrade Selected(不是灰色)，但仍会报错是啥原因。

你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：撤销：Ctrl/Command + Z重做：Ctrl/Command + Y加粗：Ctrl/Command + B斜体：Ctrl/Command + I标题：Ctrl/Command + S

在矩阵键盘中，使用的引脚既需要作为输出，又需要作为输入，所以，在之前的学习中， 我们使用过 input 和 output 接口，我们此时要新学一个 inout 接口，此接口可以同时作为输入 和输出使用，但是为了避免驱动冲突，也就是 inout 两端都在输出，所以需要将此端口编写 成三态们的接口，在不需要驱动时将其断开给外部驱动，写法如代码 2.1。尽量的去使用参数化的定义，常数不会占用资源，可以尽量的去写的完善一点，更方便在后续的一个代码调试的过程中更加的简单，然后出错的概率更加的少。

注意重点：1.我们运行代码，注意，DEBUG配置需勾选烧写FLASH，具体配置参考《03arm开发之 ARM使用AXI_GPIO》2.重要的几个函数字符编码oled_code_tab.c初始化OLED的GPIO函数：GPIO_OLED_INIT()OLED初始化函数，LCD_init()显示8x16的字符函数LCD_P8x16Str()绘制图片Draw_BMP()清楚给定两个坐标之间的显示：clear_display_area()显示闪烁的8*16字符串display_blk_str()

这个赋值操作会将 `wait_rxd[0]` 放在结果位向量的高位（如果 `wait_rxd` 是单比特信号的话），然后将 `rxd` 的位按顺序放在低位。这样，`wait_rxd` 就变成了一个包含 `wait_rxd[0]` 和 `rxd` 所有位的新信号。例如，如果 `wait_rxd[0]` 是 `1`，而 `rxd` 是一个8位的信号，比如 `8'b01010101`，那么赋值后的 `wait_rxd` 将是一个9位的信号，值为 `9'b1_01010101`。FPGA需要正确地读取这些数据。

Verilog 语言关键字总结。

Tcl Console 是一个集成在Xilinx Vivado设计工具中的交互式命令行界面，它允许用户直接输入和执行Tcl（Tool Command Language）脚本命令。Tcl是一种脚本语言，它在EDA（Electronic Design Automation）工具中得到了广泛的应用，特别是在Vivado中，Tcl脚本可用于自动化设计流程、执行批处理操作以及自定义和扩展Vivado的功能。

一、FPGA系列声明：此篇博文是记录本人从开始学习计算机过程中遇到的各种类型的报错以解决办法,希望给同道中人提供一点绵薄的帮助，也欢迎大家在评论区讨论或私信我交流问题共同进步！

在这个阶段，仿真器不考虑硬件的具体实现细节，如门延迟和布线延迟，只关注设计是否按照预期的逻辑行为工作。一个 LUT6 可配置 64x1 的 RAM，当 RAM 的深度大于 64 时，会占用额外的 MUX（F7AMUX，F7BMUX，F8MUX，即一个 SLICE 中的那 3 个 MUX）。在Xilinx Vivado中进行I/O规划（I/O planning）是FPGA设计流程中的一个重要步骤，它涉及到定义和分析FPGA与印刷电路板（PCB）之间的连接性，并为设备上的物理引脚分配各种互连信号。

我们设计一个电路，通过与门、或门、异或门和同或门去控制四个 LED 灯，当两个按键 输入通过门的结果为 1 时，其对应的 LED 灯进行呼吸灯效果，当输出结果为 0 时，LED 常灭， 并且与门和或门、异或门和同或门呼吸速度不同，下面是具体实现。边沿触发一般带有时钟信号，一般使用电平触发都是组合逻辑，如果纯用边沿触发多话时钟信号的扇出会比较大，会比较影响时钟偏移等比较关键的时钟参数，所以合理的利用边沿触发和电平触发是比较重要的，这种没有一个固定的标准，所以关键在多写代码。1.逻辑门电路的译码。