FPGA采集adc，IP核用法，AD驱动（上半部分）

未完结，明天补全

IP核：集成的一个现有的模块

串口写好后基本不会再修改串口模块内部的一些逻辑，将串口.v文件添加进来，之后通过他的上层的接口去对他进行使用，所以我们打包IP，之后就不用去添加源文件了，

IP Catalog ->集合；里面就是我们所有可以调用的集合

fft:快速傅里叶变换

如果创建了一个IP之后，我们就可以直接调用这个模块，这个模块里的功能都是完成了的，我们只需要对接口进行例化就行

对于我们要使用的串口模块，我们要把我们的控制信号给列举出来

把通信信号也列举出来

然后就是时钟复位信号clk，rstn

以及定义的两个参数：时钟频率SYSCLK_FREQ，波特率BUAD_RATE

在调用的时候也要给一些参数，可以改变串口IP的波特率

创建一个自己的IP：

block design就是一个画布

IP管理页面：

File Groups:文件组

Synthesis:可综合文件

当我们自己创立IP时，我们也可以通过我们输入的一些参数对IP进行配置，当我们这样去定义出来，例如

在打包IP时它会自动的给你识别成一个上层可配置的一个参数，就会给你在这儿列举出来

右键->添加一个总线接口，因为串口是已经有了总线不是没有总线