伪路径与时钟组等效FPGA

伪路径与时钟组等效FPGA

在FPGA的设计中，时钟相关性问题一直是一个非常重要的话题。时钟与时序相关信号被广泛应用于FPGA系统中的各种逻辑电路中，如何准确地捕获和分发时钟信号使整个系统工作正常是设计师经常面临的挑战。而伪路径（false path）与时钟组等效（clock group equivalence）则是解决时钟相关性问题的两种常见方法。

伪路径是一种不需要对数据传输时间进行时序约束的路径。在FPGA设计中，由于信号在底层硬件中的传输延迟和时钟信号的不确定性，总有一些数据传输路径无法通过时序分析来保证其正确性。这时，可以使用伪路径来告诉综合器和布局工具，这些路径不需要进行时序约束。例如以下代码片段：

always @(posedge clk)
begin
    if (rst)
        begin
            a <= 0;
            b <= 0;
        end
    else
        begin
            a <= d;
            #1;
            b <= a & c;
        end
end

在上述代码中，变量b的赋值语句中包含了一个时序不确定的and操作，综合器无法确定该操作的传输时间。因此，我们可以使用“set_false_path”关键字来声明b变量的赋值语句是一条伪路径。这样就可以让综合器和布局工具忽略b的时序约束。

always @(posedge c