采用Verilog描述mealy型有限状态机的规范

1.实验目的：
采用Verilog描述mealy型有限状态机的规范

2.实验原理：按照书上的内容，书写和运行代码，完成仿真操作

3.实验代码
（1）设计模块

module mealy(Clock, Resetn, w,z);
	input Clock, Resetn, w;
	output reg z;
	reg y, Y;
	parameter A=1'b0,B=1'b1;
	
	always @(w, y)
	case (y)
	A: if(w)