Verilog HDL测试模块仿真和时序逻辑的测试模块

最新推荐文章于 2024-12-19 22:37:41 发布

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本文介绍了两个Verilog HDL的实验，包括3-to-8线译码器的测试模块仿真及脉冲到二进制序列转换器（p2s）的实现与测试。实验中通过改变输入信号来验证模块的功能正确性，并在测试过程中检查了输出结果。在p2s模块中，还进行了错误检查以确保输出与预期相符。

1.实验目的：
实验一.Verilog HDL测试模块仿真
实验二.时序逻辑的测试模块

2.实验代码：
代码（1）

module decoder3x8(din, en, dout, ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
	begin
		dout=8'b1111_1111;
		ex=1'b1;
	end
else
	begin
		case(din)
		3'b000: begin
				 dout=8'b1111_1110;
				 ex=1'b0;
				end
		3'b001: begin
				 dout=8'b1111_1101;
				 ex=1'b0;
				end
		3'b010: begin
				 dout=8'b1111_1011;
				 ex=1'b0;
				end
		3'b011: begin
				 dout=8'b1111_0111;
				 ex=1'b0;
				end
		3'b100: begin
				 dout=8'b1110_1111;
				 ex=1'b0;
				end
		3'b101: begin
				 dout=8'b1101_1111;
				 ex=1'b0;