SV接口介绍

原创 已于 2023-02-06 20:33:03 修改 · 399 阅读 · 0 ·
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#经验分享

于 2023-02-06 19:45:54 首次发布
文章强调在验证平台设计中应避免使用绝对路径，因为它们降低了代码的可移植性。当信号路径改变时，如clk从top.clk变成top.clk_inst.clk，需要大量修改代码。推荐使用宏定义进行管理，但面对多个路径变化，接口（interface）在SystemVerilog中的使用成为更优解决方案，它能更好地连接验证平台与DUT端口。

背景：应该尽量杜绝在验证平台中使用绝对路径

1.绝对路径

driver中等待时钟事件（@posedge top.clk）、给DUT中输入端口赋值（top.rx_dv<=1‘b1）都是使用绝对路径，绝对路径的使用大大减弱了验证平台的可移植性。一个最简单的例子就是假如clk信号的层次从top.clk变成了top.clk_inst.clk，那么就需要对driver中的相关代码做大量修改。因此，从根本上来说，应该尽量杜绝在验证平台中使用绝对路径

2.宏

当路径修改时，只需要修改宏的定义即可。但是假如clk的路径变为了top_tb.clk_inst.clk，而rst_n的路径变为了

top_tb.rst_inst.rst_n，那么单纯地修改宏定义是无法起到作用的。

3.interface

在SystemVerilog中使用interface来连接验证平台与DUT的端口

SV 接口
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SV 第四章 SV 接口，读书笔记
SV——接口（interface）
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48.接口与模块不同的是，接口不允许包含设计层次，即接口无法例化module，但是接口可以例化接口。65.接口经常会有关信号集成在一起，这意味着对于拥有多组不相关的设计而言，它可能需要多个接口实例才能完成与其他模块的连接。54.模块的端口如果是interface类型，那么在梨花的时候必须连接到一个接口实例，或者另外一个接口端口；56.接口中的变量或者线网的信号，对于连接到端口的不同的模块则可能具备着不同的连接方向。36.Verilog是通过模块之间的进行端口链接来实现完成模块的通信的；...
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随着设计复杂度的增加，模块之间的连接也变的复杂。通常连接DUT和Testbench的信号很多，一旦连接错误，平台就不能工作。并且很难发现其中的错误。添加信号的时候也是非常麻烦的。逻辑设计已经变的如此复杂，即使是块之间的通信也必须分割为独立的实体。SV中接口为块之间的通信建模，接口可以看成是一捆智能的连线。接口包含了连接，同步，甚至是两个块或者更多块之间的通信功能。它们连接了设计和测试平台。 `ifn
SV 接口(interface)
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该小结简单总结了interface的相关知识点，相关的数据采样以及驱动，测试的开始结束，调试方式将以coding演示的形式在实验代码专栏给出。
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一、什么是接口 接口可以用作设计，也可以用作验证。 在验证环境中，接口可以使得连接变得简洁而不易出错。 interface和module使用性质很像，它可以定义端口，也可以定义双向信号，它可以使用initial和always，也可以定义function和task。 interface可以在硬件环境和软件环境中传递，如module中的端口列表和软件方法中的形参。 可以把interface看作一个“插排”，而DUT与TB之间的数据驱动关系都可以使用interface这个“插排”来完成。 二、接口的优势 将
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SV接口-interface
思想开化的冰块博客
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interface接口概述接口的使用方式绿皮书代码采样和数据驱动总结 接口概述 1.接口可以用作设计，也可以用作验证 2.与module的使用性质很像，可以定义端口，也可以定义双向信号；可以使用initial和always，也可以定义function和task。 3.TB和DUT是相互独立的，通过interface连接，下图的红线。 4.在interface的端口列表中只需要定义时钟、复位等公共信号，或者不定义任何端口信号。 5.interface中可以包含多个modport， 定义interface的不同
2.1.2 -2【SV接口、采样和数据驱动、测试开始结束、调试方法】
浪迹天涯的博客
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interface定义与module类似，初学者可以参考在interface的端口列表中只需要定义时钟复位等公共信号或者不定义任何端口信号，转而在变量列表中定义各个需要跟DUT和TB连接的logic变量。为了简单易用，我们推荐使用logic来定义变量。（接口里面为什么使用logic四值逻辑，而不使用bit 两值逻辑？interface也可以依靠参数化（参数可以控制接口信号里面的宽度、结构）方式提高复用性interface在例化时，同module的例化方式一样。
SV基础知识2---接口及应用
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1 接口 1.1 接口是什么 接口（interface）是连接设计和测试平台的一个"插排"，可以用作设计，也可用作验证； 如图： 1.2 接口的优势 将有关信号封装在同一个接口中，对于设计和验证环境都便于维护和使用。 interface是SV中唯一的硬件和软件环境的媒介交互。 接口可以例化，使得对于多组相同的总线，在例化和使用时变得更加灵活。 1.3 接口的使用 在inteface端口列表中只需定义时钟、复位等公共信号，或者不定义任何端口，推荐使用logic定义变...
sv---接口和虚接口（来自老师的解释，记录用）
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（2）第二段代码中，如果我们也使用intfa intfa1，那么就意味着class a中有一个静态存在的接口，需要分配内存来对应，但是问题来了，class a本身还不存在，因为只有a这个类只有被实例化出来，才会被分配内存空间，通常是在别的地方被new这种方法（或者create方法）实例化出来。（1）第一段代码中，只要module里面定义了intfa0，那么编译的时候就知道这是一个硬件结构，是一种数据结构，需要分配内存空间来对应。妈妈（class）还没有生出来（创建出来），孩子就出来了（创建出来了）！
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在硬件描述语言（如SystemVerilog）中，`module` 和 `interface` 是两个核心概念，它们用于定义数字系统的行为和结构。下面详细解释了它们的区别与联系：### Module（模块）- **定义**：模块是SystemVerilog中的基本构建块，用来封装设计的某一部分，包括输入、输出端口、内部信号以及实现逻辑。- **功能**：- 模块可以包含寄存器、线网声明、过程块（initial和always）、连续赋值语句（assign），以及其他模块实例化。
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叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
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interface的定义结构与module类似。interface的 端口列表只需定义时钟、复位等公共信号，或者不定义任何端口信号，而在变量列表中定义DUT与TB连接的各个变量， 建议用logic来定义。interface也可以依靠参数化方式提高复用性。interface在例化时， 与module例化方式相同。
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