SV SystemVerilog和Verilog中的表达式位宽 https://blog.youkuaiyun.com/m0_46345246/article/details/121758747 dist 权重 https://www.cnblogs.com/yanli0302/p/12691967.html 常用约束 简单的sv编程实例 UVM VCS VCS常用仿真选项 Verdi verdi常用设置和操作 VIM Vim 使用系统粘贴板复制粘贴 Linux