【二分+差分约束】P4926 [1007]倍杀测量者

本文探讨了一种将二分查找与图算法相结合的方法,用于解决特定类型的优化问题。通过对输出误差的观察,提出了使用二分答案的策略,并详细讨论了如何在乘积形式的差分约束下调整最长路径算法。文章还强调了二分精度的重要性。

这道题目观察到输出的误差不超过1e-4,就会想到二分答案的思路,简单看一下是否符合单调性,也没什么问题

然后就是差分约束了,但是这道题目比较特别之处在于它是乘积的形式,所以我们跑最长路的时候要进行相应的修改

剩下的就是注意二分的精度问题了

#include<bits/stdc++.h>
using namespace std;
int n,s,t;
const int maxn=1005;
int c[maxn],cnt,vis[maxn],head[maxn],update[maxn];
double dis[maxn];
struct inp{int op,a,b,k;}inin[maxn];
queue <int> q;
struct edge
{
	int to,nxt; 
	double v;
}G[maxn<<3];
void add(int x, int u,double z)
{
	G[++cnt].nxt=head[x]; G[cnt].to=u; G[cnt].v=z; head[x]=cnt;
}
bool check(double x)
{
	memset(head,0,sizeof(head));
	cnt=0; while(!q.empty()) q.pop();
	for(int i=0;i<=n;i++) update[i]=0,dis[i]=1,vis[i]=1,q.push(i);
	for(int i=1;i<=n;i++) if(c[i]) add(i,0,1.0/c[i]),add(0,i,c[i]);
	for(int i=1;i<=s;i++)
	{
		if(inin[i].op==1) add(inin[i].b,inin[i].a,inin[i].k-x);
		else add(inin[i].b,inin[i].a,1.0/(x+inin[i].k));
	}
	while(!q.empty())
	{
		int u=q.front();
		for(int i=head[u];i;i=G[i].nxt)
		{
			int to=G[i].to;
			if(dis[to]<dis[u]*G[i].v)
			{
				dis[to]=dis[u]*G[i].v;
				update[to]=update[u]+1;
				if(update[to]>=n+2) return 1;
				if(!vis[to])
				{
					q.push(to);
					vis[to]=1;
				}
			}
		}
		q.pop(); vis[u]=0;
	}
	return 0;
}
int main()
{
	freopen("a.in","r",stdin);
	scanf("%d%d%d",&n,&s,&t);
	int op,a,b,k,x,y;
	double l=0,r=1e18,ans=-1;
	for(int i=1;i<=s;i++)	
	{
		scanf("%d%d%d%d",&op,&a,&b,&k);
		inin[i]=(inp){op,a,b,k};
		if(op==1) r=min(r,(double)k-1e-6);
	}
	for(int i=1;i<=t;i++)
	{
		scanf("%d%d",&x,&y);
		c[x]=y;
	}
	while(r-l>=1e-6)
	{
		double mid=(l+r)/2;
		if(check(mid)) l=ans=mid;
		else r=mid;
	}
	if(ans==-1) printf("-1");
	else printf("%.6lf\n",ans);
	return 0;
}

 

<think> 嗯,用户这次询问的是7系列FPGA差分IO用作单端输入的方法。从问题来看,用户应该是个硬件工程师或者FPGA学习者,正在处理实际的电路设计问题。用户引用了三篇技术文档,但核心需求很明确——想知道如何把差分引脚当单端使用。 用户可能遇到了这样的情况:板子上差分引脚资源富余,但单端IO不够用,或者某个信号只需要单端输入但位置正好在差分对上。用户需要知道如何配置才能避免浪费引脚资源。 这个问题其实涉及到三个层面:硬件连接方法、软件约束设置、以及电气特性注意事项。首先硬件上必须短接VRN端并禁用端接电阻,否则会破坏信号完整性。软件层面最关键的是DIFF_TERM属性处理,这个在UG471文档第53页有详细说明。另外用户可能没意识到的是电压标准切换问题,比如LVDS引脚用作单端时需要重新配置IOSTANDARD属性。 用户引用的资料里提到HR和HP Bank的区别很关键。HP Bank虽然性能高但不支持3.3V,如果用户需要3.3V单端输入就必须用HR Bank,这点在回答里要特别强调。还有用户可能忽略的输入阻抗问题——差分引脚改单端后输入阻抗会翻,这对高速信号可能产生反射影响。 要不要补充说明单端输入的速率限制呢?考虑到差分引脚通常用于高速电路,突然转单端使用时用户可能会误判性能。查了下文档,HP Bank的LVDS引脚在单端模式下最高只能到250MHz,这个数据应该对用户有用。 最后突然想到个隐患:某些差分标准如LVDS_25要求必须差分配置,如果强行改成单端可能导致编译错误。这个坑必须提醒用户,最好给出具体的Vivado约束示例。要不要把ILOGIC资源利用率的问题也加进去?毕竟用一对差分引脚实现单端输入时,另一个引脚就浪费了……算了,这个属于设计优化范畴,用户没问就不展开了。 </think> 以下是关于7系列FPGA差分I/O用作单端输入的完整指南,结合硬件连接、软件配置和电气特性说明: --- ### 一、硬件连接方法 1. **单端信号接入位置** 差分对中仅使用 **P端(正极)** 作为信号输入,**N端(负极)** 需按以下方式处理: ```plaintext P端 ───> 外部信号源 N端 ───> 接至VCCO电压(通过电阻或直接连接) ``` *说明*:N端接VCCO可消除悬空引脚噪声,电平匹配当前Bank的I/O电压[^1][^3]。 2. **禁用差分端接电阻** 在约束文件中显式关闭片上100Ω端接(DIFF_TERM): ```tcl set_property DIFF_TERM FALSE [get_ports {your_single_ended_port}] ``` *关键点*:若未禁用,N端内部电阻将下拉信号导致逻辑错误[^1]。 --- ### 二、Vivado属性配置 1. **I/O标准重定义** 将原本差分标准(如LVDS)改为单端标准(如LVCMOS18): ```tcl set_property IOSTANDARD LVCMOS18 [get_ports {your_port}] ``` 2. **Bank电压一致性** - **HP Bank**:支持电压范围1.2V-1.8V(单端常用LVCMOS18/LVCMOS15) - **HR Bank**:支持1.2V-3.3V(可配置LVCMOS33等) *注意*:VCCO电压必须与IOSTANDARD匹配[^3]。 3. **输入阻抗设置(可选)** 如需片内端接,添加单端端接属性: ```tcl set_property IN_TERM 50 [get_ports {your_port}] ; # 启用50Ω端接到VCCO ``` --- ### 三、电气特性注意事项 | 特性 | 差分模式 | 单端模式 | 影响 | |--------------|------------------|-------------------|--------------------------| | 输入阻抗 | 100Ω (差分) | ~40-60kΩ (单端) | 单端需注意阻抗匹配 | | 共模电压范围 | ±1V | 0V至VCCO | 单端信号严禁负电压 | | 抗噪能力 | 高(共模抑制) | 低 | 单端布线需远离干扰源 | --- ### 四、典型应用场景 1. **引脚资源复用** 当差分对过剩时,将未使用的差分对转换为单端GPIO(如低速控制信号)。 2. **兼容旧设计** 替换仅支持单端输入的器件(如3.3V TTL传感器)时复用现有PCB差分走线。 3. **高速信号降速使用** HP Bank的差分引脚(支持>1Gbps)用作单端时可承受更高频率(实测可达250MHz)。 --- ### 五、设计禁忌 1. **禁止混合电压** ```diff - 错误:N端接3.3V而Bank的VCCO=1.8V + 正确:N端电压必须≤当前Bank的VCCO ``` 2. **避免HP Bank接3.3V信号** HP Bank最高支持1.8V,3.3V信号必须使用HR Bank[^3]。 3. **禁用未用引脚** 未使用的差分对应设为无连接(UNUSED),防止漏电流: ```tcl set_property PACKAGE_PIN N/A [get_ports unused_diff_p] ``` --- ### 六、验证步骤 1. 硬件:测量N端电压 = VCCO ±5% 2. Vivado:检查IO报告中的属性: ```plaintext IOSTANDARD : LVCMOS18 DIFF_TERM : FALSE IN_TERM : None (或指定值) ``` 3. 时序:单端信号需满足最大输入延迟约束(`set_input_delay`) > **故障排查**:若出现信号振荡,检查PCB上差分走线是否等长(单端使用时不等长影响较小),并优先使用IN_TERM片内端接降低反射[^2]。 ---
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