Vivado使用系列：强制指定IP的顶层(指定Wrapper层）

最新推荐文章于 2024-09-17 22:54:37 发布

原创最新推荐文章于 2024-09-17 22:54:37 发布 · 3.4k 阅读

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本文详细介绍了如何在Vivado中创建用于合成和仿真的Verilog Wrapper。通过设置IPFileGroupProperties，包括Name、Envids和Type属性，可以有效地管理和组织Verilog源代码。此外，文章还提到了如何将顶层模块添加到这些组中。

在Advance下新建一个GROUP，名字无所谓，默认用Verilog Synthesis Wrapper；
修改IP File Group Properties下的：
Name为xilinx_verilogsynthesiswrapper
Env ids为verilogSource:vivado.xilinx.com:synthesis.wrapper或:vivado.xilinx.com:synthesis.wrapper
Type为verilog:synthesis_wrapper
仿真时IP的顶层：
在Advance下新建一个GROUP，名字无所谓，默认用Verilog Simulation Wrapper；
修改IP File Group Properties下的：
Name为xilinx_verilogsimulationwrapper
Env ids为verilogSource:vivado.xilinx.com:simulation.wrapper或:vivado.xilinx.com:simulation.wrapper
Type为verilog:simulation_wrapper
然后将作为顶层的_v.ttcl(必须用module <=: ComponentName :> 定义moudule名)添加到这两个Group下；Vhdl同理