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原创问题记录：Vivado中将带有ip核的verilog（rtl）代码转为块设计（block design）

在进行块设计时发现调用的ip核无法直接从rtl代码转成block，查阅资料后发现在合成ip核时将综合方式从out of context per ip改为global就可以了。

2024-12-15 21:46:45 188

原创 Vitis中建立空工程

Vitis 空工程

2024-06-20 10:50:10 393

原创在vivado中创建时钟分频IP核

时钟分频；MMCM；PPL；IP核

2024-03-18 11:34:36 1669

原创连接有效网络（wifi/以太网）后还是显示网络无连接

Windows 网络连接失败配置更改

2024-03-01 20:54:54 1590

原创在VIVADO——SIMULATION仿真中将目标数据保存至文件

数据保存仿真数据保存至文件

2023-09-01 10:38:55 2986

原创关于Vivado中Vitis Model Composer无法打开的解决办法

Vitis Model Composer，Vivado，ChatGPT

2023-04-24 13:31:18 3434 9

原创基于Matlab中Simulink生成FPGA-Verilog语言及联合Vivado的仿真（以卡尔曼-Kalman滤波器为例）

matlab_simulink联合Vivado；Kalman滤波器

2023-03-29 21:44:25 12220 26

原创利用Vivado逻辑分析仪ila观察信号

vivado FPGA ila逻辑分析仪

2023-02-25 17:52:24 2618 2

原创 FPGA之Vivado工程建立

FPGA Vivado工程创建

2023-02-23 21:45:29 1165

原创文献阅读：加速度计多参量数据采集系统设计与开发

（硕士论文阅读笔记）加速度计多参量数据采集系统设计与开发

2022-12-29 22:42:23 354

原创 Verilog基础语法

Verilog基础语法

2022-11-17 15:10:54 129

原创静电悬浮加速度计笔记（编辑ing）

静电悬浮加速度笔记

2022-10-23 17:21:39 232

原创 FPGA学习笔记（编辑ing）

fpga笔记

2022-10-23 10:59:39 191 1

基于Matlab中Simulink生成FPGA-Verilog语言及联合Vivado的仿真（以卡尔曼-Kalman滤波器为例）

其中Simulink中生成的.V文件

2023-06-14

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