Darever专栏

ttcl语法和tcl一致，类似于JSP与Java的关系，只是载体有html变成了Verilog；仅以Verilog内嵌入TCL语法做介绍：TTCL内核心的三个语法是<: [TCL Segment] :>和<=: [TCL Expression] :>、<#: [TTCL FILE] :>TCL Segment:执行语句操作，执行的结果不会填入Verilog代码里； TCL Expression:TCL的表达式，用于计算和字符串等操作，执行结果会原封不动填入v

开发平台：VCS2017， Verdi2017，Vivado 2017.2Vivado_HOME为实际安装Vivado的根目录，这个目录下有settings64.sh文件传统上VCS编译Vivado编译仿真库后，只能VCS使用，在VCS2016版本及更高版本是无法利用kdb参数调用Verdi编译时使用仿真库的。Xilinx的编译库命令是compile_simlib，参数模板如下：compile_simlib [-directory <arg>] [-family <ar

本文作为vcs学习记录，不定期更新；Q1:使用vlogan deepfifo_pkg.sv -ntb_opts uvmError-[SV-LCM-PND] Package not definedtest/deepfifo_pkg.sv, 2deepfifo_pkg, "uvm_pkg::" Package scope resolution failed. Token 'uvm_pkg' is not a package. Originating module 'deepfifo_...