【FPGA】Verilog：时序电路设计 二进制计数器 计数器 分频器 时序约束_二进制计数器电路(1)

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Ⅰ. 前置知识

0x00 二进制计数器

一个简单的二进制计数器通过二进制序列反复循环实现计数。以两位加法计数为例，每次时钟脉冲信号clk 为上升沿时，计数器会将计数值加1。所以计数值（由Q1Q0组成），依次是 00，01，10，11，00，11…，周而复始。在图中的波形图里，透露了这样几个信息：

[i]  一个两bit计数器，它所能计数的范围是 0~3（即22-1）。同理，n bits的计数器所能计数的范围是0~2n-1。

[ii]  如果将Q0、Q1作为单独信号线引出，由Q0、Q1得到的波形频率是时钟脉冲信号clk的1/2、1/4，亦即是将时钟脉冲信号的clk频率除2、除4。因此图示计数器又常被称为除4计数器。

[iii]  由上讨论推广可知，n bits计数器可获得的信号之多是频率除2n的结果。

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参考如下源程序，试分析其分频系数：

module addcounter(clk,Q)