以verilog语言 inout类型赋值 为例深入理解wire线网数据类型

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本文深入讲解了Verilog HDL中的inout类型作用及其在芯片设计中的应用，通过具体实例介绍了如何利用三态门解决inout类型在读写控制中的常见问题。

inout类型的作用

inout 类型常出现于芯片外部引脚，为的是减少管腿个数，一个端口同时做输入和输出。

如32位半导体随机读写寄存器RAM，若分别使用input output，则仅数据管脚就有64位，且同一时间最多只有32位管脚处于有效状态。而使用inout类型，则缩减了32位数据管脚，使模块对外看起来更简洁。

inout类型的用法

那么，如何判断这个数据段代表输入还是输出呢？一般我们还需要另一个读写控制信号we，根据这个决定inout类型的数据段按读还是写解析。

因为inout类型既是input又是output类型，所以必须同时遵守输入输出的描述规定。这个规定也很好理解。因为硬件描述语言的=不是C语言的“覆盖”，而是用一根线将电路中的两个点链接起来。如果这个=表示的电线链接了两个寄存器类型，那么当其中一个reg改变时，另一个无法改变，则会产生冲突。所以用语法规定，盛装某电路模块输出信息的必须是wire类型。

那么，在向inout类型传入数据时（tb模块），必须遵守output的规定，使用线网型。（inout接口的另一端必须是wire）

//举个例子

//建模部分（模块描述）

module ModuleName(

    input we;//读写控制信号 : 高电平代表写，低电平代表读

    inout

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