【FPGA】状态机实验

实验要求：

1、根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。
（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程；
（2）描述状态跳转时间；
（3）编码实现
2、画出可以检测10010串的状态图, 并用verilog编程实现之。

一、状态机实现

1.创建工程

略

2. 状态机代码编写

计数器模块
一共6个状态，每15s进行切换

module time_cnt(
	input wire clk,
	input wire rst_n,

	output wire flag
);

parameter MAX_NUM = 30'd749_999_999;//记最大数15s,750_000_000次
reg [29:0] cnt;//计数寄存器
reg flag_r;

//0.5s计时器
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		cnt <= 29'd0;
	end
	else if(cnt == MAX_NUM)begin
		cnt <= 29'd0;	
	end
	else begin
		cnt <= cnt + 1'd1;
	end
end


//0.5s脉冲信号
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)begin
		flag_r <= 1'b0;
	end
	else if(cnt == MAX_NUM)begin
		flag_r <= 1'b1;
	end
	else begin
		flag_r <= 1'b0;
	end
end

assign flag = flag_r;

endmodule

状态机模块
共有6种状态，按顺序切换

module fsm(
	input clk,
	input rst_n,
	input  wire flag
);

reg [2:0] cstate;//当前状态
reg [2:0] nstate;//下一状态

//状态划分
localparam ready = 0;      
localparam start = 1;      
localparam stop = 2;      
localparam query = 3;      
localparam display = 4; 		
localparam initialize = 5; 		

//初始化
always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		cstate <= initialize;//复位键被按下，当前状态设置为初始化
	else
		cstate <= nstate;          //下一次状态赋值给当前状态
end
		
//状态选择
always@(*)begin
	if(!rst_n)
		begin
			nstate = initialize;//初始化
		end
	else
		case(cstate)
			 initialize: begin
								if(flag == 1'b1)            //该状态持续时间为1s，1s后，下一次状态更改为led1亮
									nstate = ready;
								else
									nstate = initialize;
							end
			 ready: begin
								if(flag == 1'b1