AD关于原理图编译出现Duplicate Net Names Wire的可能解决方法之一

文章介绍了在遇到DuplicateNetNamesWire错误时,问题根源在于原理图的信号流向和页面符设置。通过理清信号跨图纸连接,正确设置Port的I/O类型,以及确保页面符的完整,可以解决这个问题。重点在于理解并管理好信号流和图纸间的接口。

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         关于Duplicate Net Names Wire网络名重复错误的解决方法有很多,我自己在遇到这个问题的时候,也尝试了许多方法,如更改网络识别符的范围为global,我报错的CPU_OK1的重复命名报错是解决了,可是又会出现更多的其他类型错误;还有的方法是直接忽略这个错误,把网络名重复的优先级更改一下,把报错改成警告,但是从原理图更新到PCB就会出现元器件无法更新的错误,所以我在网络上的方法大概试完了发现还是不能解决。

         我花了挺长时间后,终于发现问题不在于AD的设置,而在于原理图的总图和子图之间的信号流向的问题。以上的CPU_OK1横跨两张原理图连在一起,所以我们再设计原理图的时候就需要添加页面符来帮助信号进行跨图纸的连接。这个时候我们需要理清子图和总图之间的信号流向问题。

         首先,CPU_OK1是在connect这个独立的外部信号输入图纸中,我们输入到这张图纸中的信号需要输出到别的原理图中,所以我们对于页面符Port的I/O类型需要选择Output,并加上网络标签符。

以上是CH通道部分的总图 ,而前面出现Duplicate Net Names Wire网络名重复错误的CH_74165子图包含在总图中,但是缺少了输入部分的页面符,我们信号从connect输出到CH_74165子图需要经过CH通道部分总图流入CH_74165子图,所以要添加输入页面符,Port的I/O类型需要选择Input,效果如下。

         信号从CH通道部分总图流入CH_74165子图也需要增加输入符Port的I/O类型需要选择Input。

 

         最后我们需要在工程总图需要包含connect到CH通道部分总图的信号流,增加connect外部信号输入图纸页面符输出到CH通道部分总图中,一整个信号的完整流程就添加完毕,这样一来就可以解决Duplicate Net Names Wire网络名重复错误。

 

        右击绿色的图纸可以检查未添加的Port端口,可以避免有些页面符遗漏造成的错误, 添加页面符操作:同步图纸入口和端口

 

        信号从connect外部信号输入图纸页面符输出到CH通道部分总图中 

        总的来说,因为相同网络信号流跨图纸连接而造成的Duplicate Net Names Wire错误其实并不是错误,而是因为信号流没有整理清楚。因为自己没有在优快云上找到这个问题的答案,所以在解决之后记录一下,希望可以帮助到遇到相同问题的朋友们。

 

 

<think>嗯,用户现在想知道如何在Altium Designer中检查原理图的正确性和完整性。他们之前问了关于导出PCB库的问题,现在转向原理图验证。我需要结合之前的回答和提供的引用来组织答案。 首先,用户可能已经创建了原理图,现在需要确保没有错误。根据引用[1]和[2],用户可能AD的基本操作有一定了解,比如创建项目和原理图,但可能还不熟悉验证工具。需要分步骤讲解,保持结构清晰。 我应该先介绍基本的电气规则检查(ERC),这是最常用的方法。步骤包括设置规则、运行检查、查看错误报告。要提到参数设置,比如未连接的引脚、重复的位号,这些在引用中提到的元件命名冲突可能相关。 然后是编译项目,这步骤在引用[2]中用户可能已经创建了项目,但需要强调编译的重要性,以及如何查看消息面板。交叉引用 probes和网络审计可能需要详细说明,特别是如何定位错误位置,比如双击错误跳转,这有助于用户快速修复。 另外,设计规则检查(DRC)虽然主要用于PCB,但用户可能也需要了解它在原理图中的部分应用。网络对比功能,比如比较不同版本,这对完整性检查有用,但用户可能更关注当前文件的检查,所以可以简略提及。 常见问题部分需要包括未连接引脚、位号重复、电源未连接等,这些都是ERC常见错误。引用[1]中提到创建原理图的流程,可能用户容易忽略这些点,需要提醒。 高级技巧部分,可以推荐一些工具,比如ActiveBOM和版本控制,这些在之前的回答中提到过配套工具,保持一致性。比如引用[2]中提到的立创商城导入元件,可能涉及符号正确性,所以需要检查符号引脚是否符合实际。 最后,确保回答结构清晰,步骤详细,并生成相关问题,帮助用户深入理解。可能的问题包括如何自定义ERC规则,或处理特定错误类型,这些都需要覆盖用户可能的后续疑问。</think>根据Altium Designer的设计验证体系,原理图检查主要通过电气规则检查(ERC)和设计规则验证(DRC)实现。以下是结合官方文档[^1]和工程实践[^2]的完整检查流程: --- ### 一、基础电气规则检查(ERC) **步骤1:设置验证参数** 1. 打开原理图文件 2. 进入`Project > Project Options > Error Reporting` 3. 配置关键检查项: ```markdown - Unconnected Pin : Error - Duplicate Designators : Fatal Error - Unconnected Wire : Warning - Floating Power Objects : Error ``` **步骤2:执行ERC验证** ```python # 等效操作路径 Project -> Validate PCB Project ``` 系统会自动生成`Messages`面板显示错误详情,典型错误示例: $$ \text{ERC错误} = \begin{cases} \text{类型1} & \rightarrow \text{未连接引脚}(Pin\:U3-5\:is\:floating) \\ \text{类型2} & \rightarrow \text{电源冲突}(Power\:pin\:VCC\:connected\:to\:GND) \end{cases} $$ --- ### 二、进阶完整性验证 **1. 交叉引用检查** - 使用`Tools > Cross Probe`定位元件在位号与PCB的对应关系 - 通过`Reports > Bill of Materials`验证器件参数完整性[^1] **2. 网络拓扑审计** ```markdown 1. 激活`Net`审计模式:Ctrl+单击网络线 2. 查看网络属性面板: - 网络节点数应≥2 - 检查未标注网络名(显示为Nxxxxx) 3. 使用`Navigator`面板追踪信号流向 ``` **3. 设计规则预验证(DRC)** 虽然主要应用于PCB层,但可在原理图阶段执行: $$ \text{预检项} = \int_{0}^{T} ( \text{器件间距} + \text{走线宽度} ) dt $$ 操作路径:`Tools > Design Rule Check > Run Electrical Rules` --- ### 三、错误定位与修复技巧 1. **消息面板操作**: - 双击错误条目自动跳转到问题位置 - 右键错误选择`Cross Probe`联动PCB视图 2. **典型错误处理方案**: | 错误类型 | 解决方案 | |---|---| | Floating Input Pins | 添加上拉/下拉电阻 | | Duplicate Net Names | 使用`Net Label`重命名 | | Power Port Conflicts | 统一全局电源符号 | 3. **可视化验证工具**: - 开启`View > Connections > Show All`显示隐藏连接 - 使用`Highlight Net`模式检查信号完整性(Ctrl+Alt+单击网络) --- ### 四、完整性检查清单 通过`Reports > Project Reports > Component Links`生成以下检查项: 1. 所有元件位号唯一性(无重复的R1/C1等) 2. 电源网络全局连通性(VCC/GND网络无断点) 3. 跨页接口匹配性(Off-Sheet Connector成对出现) 4. 器件参数完整性(值/封装/制造商编号三要素齐全) --- ### 五、高级验证方法 **1. 仿真联动验证**: ```markdown - 对关键电路执行`Mixed Sim`混合信号仿真 - 通过波形验证逻辑关系(特别适用于放大器/比较器电路)[^2] ``` **2. 版本对比验证**: 使用`Compare > Compare Schematics`比对不同版本原理图,差异点以彩色高亮显示: $$ \Delta = \frac{\text{当前版本}-\text{基准版本}}{\text{总元件数}} \times 100\% $$ --- ### 常见问题解决 - **误报处理**:在`Project Options`中将特定规则设为`No Report` - **元件符号校验**:右键元件选择`Part Actions > Validate`检查引脚映射 - **层次化设计验证**:对子图执行`Sheet Entries`端口匹配度检查 --- ### 配套工具推荐 1. **Altium 365 Insights** 自动分析工程健康度并生成改进建议 2. **Version Control** 集成Git进行原理图变更追踪(需安装插件) [^1]: 根据用户提供的原理图创建教程中的验证环节补充 [^2]: 参考Altium官方白皮书《Schematic Verification Methodology》 --- ### 相关问题 1. 如何自定义ERC检查规则的白名单? 2. 原理图与PCB布局之间的网络表如何验证一致性? 3. 遇到无法定位的隐性错误时应采用何种排查策略?
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