信号采样中的抖动（Jitter）对SNR的影响——从基础开始解释

1. 什么是“采样抖动”（Sampling Jitter）？

• ADC采样时，需要在精确的时刻把模拟电压转换成数字值。
• 这个“精确时刻”由时钟信号控制。
• 但实际时钟不可能完美：它会有微小的随机时间偏移，叫时钟抖动（clock jitter）。

2. 抖动为什么会产生电压误差？

想象一个正弦波信号：

这相当于把时间误差“放大”成了电压误差，放大倍数就是信号的斜率，而斜率正比于频率f和振幅A。所以频率越高，抖动对SNR的影响越大。

下面是几张图示意抖动如何引起电压误差：

3. 抖动限制下的最大SNR（理论上限）

• ADC的SNR（信噪比）定义为：有用信号功率 / 噪声功率。
• 理想情况下，噪声主要是量化噪声，SNR ≈ 6.02n + 1.76 dB（n是位数）。
• 但如果抖动噪声很大，它会成为主导噪声。

关键结论：

• SNR_max 与频率f 成反比（f每增加10倍，SNR下降约20 dB）。
• 与抖动t_j 成反比（抖动越小越好）。

4. 实际例子（用1 ps RMS抖动，A=1 V）

输入频率	抖动引起的RMS误差 Ve	抖动限制下的SNR_max
10 MHz	≈ 0.063 mV	84 dB
50 MHz	≈ 0.314 mV	70 dB
100 MHz	≈ 0.628 mV	64 dB
200 MHz	≈ 1.26 mV	58 dB
500 MHz	≈ 3.14 mV	50 dB

可以看到，100 MHz 以上，1 ps 抖动已经让SNR降到64 dB左右，比很多12位ADC的量化噪声限值还低。

下面是典型SNR vs 频率的曲线图（不同抖动水平）：

e2e.ti.com

5. 总结：为什么这段内容重要？

• 对于低频信号，ADC的SNR主要由**位数（量化噪声）**决定。
• 对于高频信号（几十MHz以上），时钟抖动往往成为瓶颈。
• 设计高速ADC系统时，必须选择低抖动时钟（<1 ps甚至0.1 ps级别），并优化PCB布局、电源去耦等来减小抖动。
• 书上的图25.19（RMS抖动与RMS噪声的关系）其实就是在说明：抖动等效于一个“电压噪声”，其大小随频率线性增长。