软件定义无线电9

4.5.4 z域滤波器响应

数字滤波器和其他DSP算法通常使用Z域表示进行描述，Z域表示提供了一种方便且数学上易于处理的形式。

因果信号的单侧Z变换可以定义为：

因果信号的单侧Z变换可以定义为：

4.5.5 数字滤波器设计

滤波器响应的期望特性表示对设计过程的输入。例如，为了设计低通滤波器，通常提供通频带边缘频率、阻带边缘频率、通带纹波和阻带衰减的参数。滤波器设计算法然后试图满足这些要求，并假设它可以做到这一点，输出一组实现所需响应的滤波器权重。通常，除非被约束为生成特定长度的滤波器，否则设计算法输出一个滤波器，该滤波器以最小数量的权重实现所需的响应，因为这代表了计算效率最高的解决方案。

滤波器设计有几种不同的方法，包括FIR滤波器的开窗法、频率采样法、最小二乘法和Parks-Mclellan（Equiripple）方法。对于任何给定的输入参数集，每种方法都可能产生略有不同的响应。

4.5.6 FIR滤波器的实现

在设计了滤波器响应并生成了实现滤波器所需的权重集后，下一步是实现它。在使用RFSoC平台的通信设计中，自然目标资源是PL。PL提供了一种灵活、高度并行和低功率的选择，并且能够支持通信系统中经常需要的高采样率。因此，我们将重点讨论FIR滤波器的基于PL的实现

以11权重对称FIR滤波器为例，我们通过预加来自输入延迟线的和以相同权重值相乘的样本来利用对称性。这将实现滤波器所需的乘法器总数减少了大约一半，高效对称结构如图4.24所示。

滤波器中的基本计算单元是乘法累加（Multiply Accumulate，MAC），并且实现MAC所需的硬件被称为MAC单元。PL被优化用于实现FIR滤波器结构，并且它的每个DSP48E2片可以支持一个MAC单元，该MAC单元包括权重乘法器和后加法器，以及前加法器和所有相关联的延迟元件。因此，这个11权重的例子可以使用六个DSP48E2片来实现，而不需要任何额外的PL逻辑。

此外，值得注意的是，上面讨论的实现是完全并行的，其中信号流图中的每个乘法器（例如）对应于PL中的物理硬件乘法器。因此，实现滤波器所需的硬件量在滤波器权重的数量内。另一种可能性是串行化或部分串行化滤波器实现，以减少其资源占用——这是通过分时MAC单元实现的，因此每个MAC单元为滤波器的每次执行计算两个或多个MAC操作。只有当滤波器硬件的运行速度至少是要支持的采样率的两倍时，这才有可能实现，因此它不适合以非常高的采样率进行处理，但对于以较低的采样率运行的滤波器实现来说，它可能是一个非常有用的工具。

4.5.7 滤波器设计权衡

通常，以下设计选择往往会增加实现滤波器所需的权重数量：

1. 减少允许的通带波纹量
2. 增加所需的阻带衰减
3. 指定通带和阻带之间较窄的过渡带

例如，如果要将转换带宽减少两倍，这将使所需的滤波器权重数量增加一倍左右。图4.25中给出了两个示例低通滤波器设计的设计参数以及由此产生的滤波器设计。

图中右侧滤波器的响应更好但其所需计算量为左侧的十倍，意味着所需资源和功耗的增加。滤波器的性能与实现它所需的计算和处理硬件之间存在权衡。一种谨慎的方法是设计每个滤波器，以最大限度地减少权重和固定点字长的数量，同时仍能达到所需的功能规范。