PCIe - Configuration Space Header

原创 已于 2024-08-25 20:11:14 修改 · 412 阅读 · 0 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#数字IC #fpga开发

于 2024-05-16 21:59:57 首次发布

目录

原文地址高速外设互连接口（Peripheral Component Interconnect express, PCIe）

配置空间中的头空间如下图所示。分两种

Type 0是EP必须实现，Type 1是RC/Switch必须实现

在这里插入图片描述

1. 06 Bus Number

每个Type1型的Header配置空间的0x18地址都包含最后一级总线号（Subordinate Bus Number）、下一级总线号（Secondary Bus Number）和上一级总线号（Primary Bus Number）等信息。

1.1. BDF（Bus，Device，Function）

每个EP的功能，以及Switch中每个虚拟的PCI-to-PCI桥（P2P）的功能，都可

了解本专栏 订阅专栏 解锁全文 超级会员免费看
PCIe学习记录（一）—— PCI Config Space Header
sissiyung的博客
03-29 5626
PCI Config Space Header 本问基于xilinx 的xdma IP核内容进行记录 header寄存器如图所示，RC port只有两个BAR可以配置。 以下按照先type0后type1的顺序描述，共同的内容不重复记录 Vendor ID是PCIe设备的生产厂商，Device ID是这个厂商生产的某个具体设备 status、commond寄存器内容摘自《PCI Express体系结构导读》。 初始化时，commond寄存器为0，此时只能接收配置总线事务，必须妥善配置commond寄
PCIe Configuration Space基础知识学习
weixin_37160065的博客
10-22 1万+
写在前面的话： 真的可能是英语学得不好，计算基础也学得不好，在学习过程中一些基础的概念都弄不清楚，比如PCIe Capability和PCIe Extended Configuration Space我就区分不了两者，现在弄清楚之后发现两者根本就不是一个水平的概念，现在回想刚接触Spec第7章的我真的好傻，哈哈哈。（封面用了娜娜奇，嘿嘿） 主要参考： 一、Configuration Space ...
PCIe Capability结构寻址
奔跑的蜗牛的博客
07-10 3401
在PCI 总线的基本配置空间中，包含一个Capabilities Pointer 寄存器，该寄存器存放Capabilities 结构链表的头指针。在一个PCIe 设备中，可能含有多个Capability 结构，这些寄存器组成一个链表。这些内容存储在PCIe配置空间，它们描述的是PCIe本身的特性。其中每一个Capability 结构都有唯一的ID 号，每一个Capability 寄存器都有一个指针，这个指针指向下一个Capability 结构，这个链表的最后一个Capability。链表开始的指针地址为。
1 -- ＞ PCI / PCIe 配置空间详解
weixin_38387929的博客
03-25 6107
PCI/PCIE配置空间按照寄存器的范围如下图: PCI 配置空间 0~255 地址空间，总共 256 bytes、 4字节宽的寄存器、总共 64 寄存器 (4*64 = 256 bytes)， 内容定义如图所示。 <1>、 PCI ConfigurationSpace Header： PCI ConfigurationSpace Header的范围是头64字节[0,63]。 PCI ConfigurationSpace Header分为type 0和type 1，type 1是专门给桥设备用
PCI & PCIE Configuration Register Space
weixin_34177064的博客
12-12 593
1、PCI-Compatible Configurationbits [1:0] are hard-wired, read-only and must return zeros when read.bits [7:2] identify the target dwordbits [10:8] identify the target function number (1-of-8) within t...
PCI/PCIe那些事（3）-- Configuration Space Type 0/1
huangkangying的专栏
08-31 7931
Common Type header for both Type 0 and Type 1Type 0 configuration space headerType 1 configuration space header
PCIE Configuration Space
tom__mao__的博客
04-16 4940
项目空档期看看PCIE 5.0 spec, 照本宣科简单记录一下。 先上框架图，部件互连是点对点链接（point-to-point link）,由Root Complex(RC), Endpoints(I/O devices), Switch, PCI Express to PCI/PCI-X Bridge组成。PCI Express Link由两个差分信号对组成，发送对和接受对（a Transmit pair and a Receive pair）. PCI Express配置模型支持两.
PCIe协议学习笔记之--Configuration Overview
HelloQili的博客
01-12 2764
1 BDF (Bus, Device, Function) BDF是在PCI中就有了的概念。在PCIe 拓扑结构中，我们通过总线号(bus number), 设备号(device numer)和功能号(function number)来唯一地标识各个function。Bus number用于表征当前设备挂载于哪条bus下面，Device number用于表征设备具体是总线下的哪个设备，function number用于表征是device里面的哪个function。 如上例图，从bus 0开始，每经过
pcie configuration space理解及仿真
superC的博客
12-05 7199
仿真环境 win10 64bit modelsim10.6d 64bit vivado 2017.4 PCIe common configuration space PCIe总线为了兼容这些PCI设备，几乎完整的保留了PCI总线的配置空间。并将配置空间扩展到4KB，用于支持一些PCIe总线中新的功能，如PCI Express Capability、Power Management和MSI...
PCIe配置空间：基址寄存器（Base Address Registers）
程序员仓库
04-04 1万+
1. 基址寄存器的作用 一般的，每个 PCIe 设备内部都会有一部分资源需要提供给系统软件访问。与此同时，不同的 PCIe 设备可供系统软件访问的资源大小、资源类型也不一样。在计算机系统中，只有系统软件可以为 PCIe 设备内部的资源指定合适的地址，而 PCIe 设备能做的就是告诉系统软件该设备内部可访问的资源大小、资源类型和资源特性。 基址寄存器（Base Address Registers）就是 PCIe 协议提供的、用于向系统软件展示 PCIe 设备内部资源大小、资源类型和资源属性的机制。 2. 基址
PCIe BAR、Type0、Type1介绍
weixin_38452632的博客
02-29 5302
BAR（Base Address Register）空间是指PCI设备中的基地址寄存器（Base Address Register）所映射的地址空间。每个PCI设备都有多个BAR，用于指示设备在系统地址空间中的位置。BAR空间通常用于映射设备的内存区域或I/O端口，以便系统软件可以与设备进行通信。在PCI设备的配置空间中，BAR寄存器存储了设备在系统地址空间中的基地址信息。系统软件在引导过程中会读取这些BAR寄存器的值，以确定设备在系统中的地址范围，并将设备映射到适当的地址空间中。
PCI规范学习笔记(1)
热门推荐
新博客请访问- http://oliveryang.net
03-22 1万+
 PCI/PCIE配置空间按照寄存器的范围可以划分为两大部分。1. PCI Configuration Space在PCI规范中，这部分的寄存器范围是从偏移量[0-255]，共256字节。PCI Configuration Space的寄存器，又可细分为以下两种类型，1.1 PCI Configuration Space HeaderPCI Configuration Sp
PCIE 配置空间 头部 定义
最新发布
芯片驱动开发实践
08-12 828
Primary 是桥的上游总线号，Secondary 是下游第一个总线号，Subordinate 是桥下游能访问的最大总线号。PCIe：4096 bytes（前 256 bytes 保留为标准头部 + 设备特定寄存器，后面扩展区域存放能力结构）Command 寄存器决定设备是否响应 I/O 空间、内存空间，以及是否允许做总线主控（Bus Master），它们定义了下游设备可以使用的地址窗口。：提供总线地址、设备识别、功能配置和能力声明。（指向能力链表）、保留位，以及中断相关的。对于 64 位资源，还会有。
PCIe配置空间的详细解析
浩瀚之水的专栏
03-14 2755
PCIe设备的 ​配置空间（Configuration Space）​ 是操作系统与硬件设备交互的核心数据结构
File Space Header & xdes(5)FSP HDR独立表空间结构（三十一)
ke1ying的博客
09-07 514
前面我们说了段的结构，分了方便段管理区，段又分为inode entry链表来管理，分了方便管理区，区分为xdes entry链表来管理。 段的结构 (4)---独立表空间结构（三十) 前面我们说了第一组extent0的第一个页面FSP_HDR的组成部分，下面主要介绍他的file space header和 xdes entry。 File Space Header部分 从名字可以看出，这部分组要存储表空间的一些整体属性： space_id:4个字节，表空间id。 not used:...
PCI 总结
humanof的专栏
07-21 541
PCIe设备的配置空间 很多PCI设备仅仅支持者64字节的配置空间。PCI和PCIe配置空间的区别如下文。 此外PCI/PCI-X和PCIe设备还扩展了0x40和0xFF这段配置空间，这段空间主要存放一些与MSI或者MSI-X 中断机制相关的Capability结构。其中所有能够提交中断请求的PCIe设备，必须支持MSI或者MSI-X 中断机制相关的Capability结构。 PCIe设备还支持0x100 -0xFFF这段扩展配置空间。PCIe设备的扩展配置空间最大为4KB，在PCIe总线的扩展配置空间中.
PCIE协议解析 synopsys IP Configuration Space Header 读书笔记（9）
yijingjijng的博客
08-30 5963
5.1.7.1 PF PCI-Compatible Configuration Space Header – Type 0 Byte Offset Byte 3 Byte 2 Byte 1 Byte 0 0x00 Device ID（ROS） Vendor ID（ROS） 0x0
PCIe扫盲——TLP Header详解（二）
kunkliu的博客
07-02 2919
转载地址：http://blog.chinaaet.com/justlxy/p/5100053353 下面用几个具体的例子来讲解TLP Header的格式与作用。因为内容较多，所以分为多篇文章分别进行介绍。第一篇（即本文）介绍IO Request、Memory Request和Configuration Request。第二篇文章（即TLP Header详解三）介绍Completion ，第三篇...
PCI/PCIE 配置空间导读（1）
yijingjijng的博客
08-29 1万+
PCI/PCIE配置空间按照寄存器的范围可以划分为两大部分。 1、PCI ConfigurationSpace 在PCI规范中，这部分的寄存器范围是从偏移量[0-255]，共256字节。 PCI Configuration Space的寄存器，又可细分为以下两种类型， 1、PCI ConfigurationSpace Header： PCI ConfigurationSpace Head
PCIE Configuration
08-19
PCI Configuration Space包括了Configuration Space Header和一些与中断、电源管理相关的capabilities，这些capabilities形成了一个链表。PCIe Extended Configuration Space则包含了一些PCIe特有的capabilities，...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

Starry丶

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值