AI摘要
博主重拾ZYNQ7020时忘记EMIO引脚号，遂记录相关信息。从UG585可知，7020的GPIO分4组，BANK2和BANK3的64个EMIO编号为54 - 117。在vivado配置时不指定编号，只指定数目，SDK编程时编号从54起，vivado会自动分配引脚。
有一段时间没有使用ZYNQ7020了，突然捡起来用一下，发现我找不到EMIO的引脚号应该是多少了！在此简单记录下。
从UG585中可以看到，7020的GPIO分为了4组，其中BANK0和BANK1是MIO，共有54个，编号为0 ~ 53；BANK2和BANK3是EMIO，共有64个，编号为54 ~ 117。
当我们在vivado中配置EMIO的时候，也并没有指定其编号，只是指定了需要的EMIO的数目。
当在SDK中编程使用时，EMIO的编号永远就是从54开始数。如果上面指定的位宽是2，则编号是54， 55；位宽是4， 则是54， 55， 56， 57。这其实也说明vivado会自动从Bank2 LSB开始给我们分配引脚。
ZYNQ-Linux下EMIO使用教程，GPIO分配及编号
这是目录一、项目概述二、vivado工程设计三、端口分配 本文使用环境： 主控：ZYNQ-7020 一、项目概述 ^^^^这篇教程主要介绍ZYNQ中Linux下EMIO的使用，之前有同学在群里问到过，正好有时间好好整理一下，EMIO的使用。这篇文章主要介绍EMIO端口的配置和编号，不涉及具体的端口的输出和输入程序设计，有需要的看如下文章： 链接: 上篇文章. 二、vivado工程设计 1、第一步是建立vivado工程. ^^^^具体的操作步骤各位看官应该都知道了，这里只介绍关键的引脚分配。打开vivado工
ZYNQ-7000系列所有型号PFGA管脚分配表
本资源包括了ZYNQ-7000系列SOC，管脚分配信息以及BANK分区信息，对ZYNQ硬件电路设计很有帮助
从EMIO到AXI GPIO：ZYNQ7020 PS-PL交互点灯实战与架构解析
本文深入解析ZYNQ7020芯片中PS与PL交互的两种关键方式：EMIO GPIO和AXI GPIO。通过实战案例详细对比了它们的性能差异、资源消耗和应用场景，帮助开发者根据项目需求选择最优方案。文章包含Vivado配置步骤、代码示例及常见问题排查指南，特别适合嵌入式开发者和FPGA工程师参考。
Xilinx zynq 7010/7020 GPIO - EMIO，MIO
ZYNQ EMIO MIO GPIO的关系
ZYNQ7020开发板实战：手把手教你用EMIO GPIO和AXI GPIO点亮LED（附完整Vivado/Vitis代码）
本文详细介绍了如何在ZYNQ7020开发板上使用EMIO GPIO和AXI GPIO控制LED的实战教程。通过Vivado硬件配置和Vitis软件开发，手把手教你完成从环境搭建到代码实现的完整流程，并对比两种GPIO方式的优缺点，帮助开发者快速掌握ZYNQ架构下的GPIO应用技术。
避坑指南：ZYNQ7020上EMIO与AXI GPIO的中断处理到底有啥不同？
本文深度解析ZYNQ7020中EMIO与AXI GPIO的中断处理机制差异，从硬件架构、Vivado配置到SDK编程模型进行对比。通过实战案例揭示EMIO更适合实时中断，而AXI GPIO适合批量IO控制，帮助开发者避免常见陷阱并优化中断性能。
【JokerのZYNQ7020】EMIO。
软件环境：vivado 2017.4 硬件平台：XC7Z020 由下图可见，MIO在BANK0和BANK1直接跟PS部分相连，EMIO在BANK2和BANK3和PL部分相连，除了BANK1是22bit之外，其他BANK都是64bit。所以在EMIO部分，有64个引脚可以供我们使用，而使用EMIO的好处就是，当MIO不够用时候，PS可以通过EMIO控制PL部分的引脚。 vi...
Zynq 7020 PS端MIO配置避坑指南：从Vivado引脚分配到SDK代码实战
本文详细介绍了Zynq 7020 PS端MIO配置的全流程，从Vivado引脚分配到SDK代码实战，重点解析了Bank电压配置、引脚复用层级和三态控制等常见陷阱。通过LED控制项目示例，帮助开发者避免硬件设计和软件驱动中的高频错误，提升开发效率。
ZYNQ7020 Bank划分
Zynq芯片中存在两套Bank系统：逻辑功能分区(Bank0-3)和物理电气分组(Bank500+)。逻辑Bank0-2对应PS端的MIO引脚，分别映射到物理Bank500-502；逻辑Bank3用于PS-PL接口，通过PL端的物理Bank(如13/33/34/35)实现。纯PL部分仅使用物理Bank编号。简单来说，逻辑Bank是功能划分，物理Bank是实际引脚分组，二者通过映射关系配合工作：PS部分直接对应，PL部分则完全使用物理Bank编号。这种设计既保持了Zynq架构的清晰性，又满足了FPGA电气布局
Zynq-7020 EMIO RGMII接RTL8211E千兆PHY配置与时序收敛实战
在嵌入式以太网接口设计中，Zynq-7000平台的PS端GEM硬核常通过MIO引脚直连PHY，但当MIO资源被其他外设占用或PCB布局受限时，RGMII信号需要绕经PL侧EMIO引出。这种方式不仅带来引脚分配的灵活性，也引入了源同步DDR接口的时序挑战。RGMII作为简化GMII的千兆以太网接口，采用双沿采样降低引脚数量，其时钟与数据的相对偏差必须通过XDC约束精确控制。用好Vivado的引脚约束、输入输出延时设置以及设备树中的phy-mode配置，能显著提升信号完整性。本文以实际项目为例，详述Zynq-7
Zynq-PS-SDK(2) 之 EMIO 实战：从硬件约束到软件驱动的完整流程
本文详细介绍了Zynq芯片中EMIO（Extended Multiplexed I/O）的完整开发流程，从硬件约束到软件驱动实现。通过Vivado配置、SDK驱动开发及调试技巧，帮助开发者掌握PS与PL之间的GPIO控制，特别适合需要动态配置硬件功能的场景。
ZYNQ7020笔记：MIO、EMIO、GPIO的区别及应用
ZYNQ7020芯片通过MIO、EMIO和AXI GPIO三种方式实现PS与外部连接。MIO是PS自带的54个固定引脚，不占用PL资源，适合标准外设；EMIO通过PL扩展最多64个虚拟引脚，可进行信号处理；AXI GPIO则完全由PL实现，灵活性最高但资源消耗大。设计时应优先使用MIO，MIO不足时选择EMIO，需要深度交互时采用AXI GPIO。理解这三种接口特性可优化ZYNQ设计，平衡资源利用与功能需求。
ZYNQ7020裸机开发避坑指南：Vitis 2020.2下MIO与EMIO的GPIO编号到底怎么算？
本文深入解析ZYNQ7020裸机开发中GPIO编号计算的常见陷阱，特别是MIO与EMIO的编号规则差异。通过对比Vivado约束文件与Vitis代码中的映射关系，提供了一套完整的验证方法论和实战技巧，帮助开发者避免硬件异常和信号响应问题。
Zynq-PS-SDK(1) 之 MIO 使用
1、MIO 配置以及寄存器 Zynq 7020 的 PS 端（ARM 端）的外设 IO（也叫 IOP）分为 MIO 和 EMIO，他们有什么区别呢？ 首先他们都是 PS 端的 IO 资源，MIO 有 54 个 Pin 脚，分为两个 Bank（Bank0、Bank1）是 PS 直接的管脚连接，可以接诸如 UART、SPI、IIC、GPIO 等具体的外设引脚； EMIO 也是 PS 的资源，它接到了 PL 端，由 PL 端输出信号； 这里，我们可以简单的理解为，MIO 是可以通过 Pin...
Vivado 2024.2 保姆级教程：手把手教你为ZYNQ 7010/7020开发板配置PS端（DDR、UART、SD卡全搞定）
本文提供Vivado 2024.2配置ZYNQ 7010/7020开发板PS端的详细教程，涵盖DDR3、UART、SD卡等关键外设设置。通过Block Design图形化工具，手把手指导硬件设计流程，帮助开发者快速掌握ZYNQ芯片的ARM+FPGA架构配置技巧，解决常见问题。
15_ZYNQ7020开发板pinctrl与gpio子系统_深入分析与实验
princtrl子系统为了便于代码编辑者阅读代码，把寄存器的地址编号直接命名可读性强的名字。 1.pinctrl子系统 Linux内核提供了pinctrl子系统用来管理不同芯片厂商的pin脚的管理方法。 pinctrl可以帮助驱动工程师完成如下： (1)从设备树中获取pin脚信息 (2)设置pin脚的复用功能 (3)配置pin脚的电气特性 设备树示例： 第一行： 1. pinctrl0: pinctrl@700 { pinctrl0:pinctrl@700节点，就是ZYNQ中pinctrl子系统的节点。
Zynq开发实践（SDK之PS接口扩充EMIO）
【 声明：版权所有，欢迎转载，请勿用于商业用途。 联系信箱：feixiaoxing @163.com】 前面说过，在zynq ps里面固化了很多的ip，这些ip用不用都在那里放着。但是我们也知道，一颗soc的封装上，外设pin脚的数量都是有限的。就拿7020来说，它的ps只有54个。这种情况下，如果ps的全部54个pin都用完了，那就只能借用pl的引脚了，这就是所谓的ps接口扩充，也是所谓的emio。
ZYNQ 7020 UART0拿到即用指南：PS/PL方案判定与串口避坑
嵌入式系统开发中，UART串口通信是最常用的外设接口之一。从基础概念出发，UART负责设备间的异步串行数据收发，其核心参数波特率直接决定通信可靠性。在FPGA+ARM异构平台上，串口外设分为PS硬核与PL软核两类实现路径，前者占用固定MIO引脚且不消耗逻辑资源，后者通过EMIO引出并需额外约束FPGA引脚。实际工程调试中，波特率偏移、引脚电平不匹配、中断控制器配置顺序等问题是串口通信失败的高频原因。针对ZYNQ 7020平台的UART0串口，从PS/PL路径判定、工程文件完整性核验、最小复现步骤到避坑排查，
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
7602
扫一扫
