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RSS订阅原创 FPGA|Verilog-自己写的SPI驱动
3. 采用end_cnt_clk和end_cnt_num结合的方式方便时序控制，准确进行clk_div的分频。在 FPGA 开发中，独热编码能简化组合逻辑、提升时序性能。2. 两段式状态机，明晰跳转条件。
2025-03-10 13:53:10
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9原创 Vitis xparameters.h生成函数规则
不带lite接口的clk_wiz不生成空间地址 所以不需要实例化 不会在xparameters.h文件生成内容。在Vivado的Block Design创建了两个clk_wiz时钟IP核。我发现在对应的xparameters.h头文件 只有一个实例化。
2024-12-23 12:06:29
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原创 关于FPGA的IO三引脚形式
上面的程序的意思就是：当lcd_id_t为输入1的时候，把对应的输入的引脚的lcd_rgb_i[23] lcd_rgb_i[15]lcd_rgb_i[7]的信息输入到前端（AXI GPIO）（2）输出端口B定义：当当双向端口dinout作为输入口时，我们将dinout端口输入数据传到模块中，让数据从B口出来。注意 t信号的1代表的是输入 0代表的输出~ 这一点和ARM的控制GPIO的输入输出正好是相反的。所以就是1代表的是三态的输出，0代表的就是三态的输入！
2024-12-22 14:54:03
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原创 什么时候Vitis工程列表会出现问号和箭头？/Build platform出现makefile失败
问了正点原子的技术支持，磨了一下午，最后终于发现是Vivado中IP核目录的问题，因为LCD画板实验的Block Design和VDMA LCD实验的Block Design基本一致，只是前者多了四根EMIO的引线，所以他们的ip_repo文件的内容是完全一致的。LCD画板实验的IP目录是引用自VDMA LCD实验的！在进行正点原子ZYNQ7020的LCD画板实验的时候，发现死活Vitis运行后，LCD屏幕一直没效果（黑色的），正常应该是白色的画板啊！找到Vivado里面的ip目录后，果然！
2024-12-21 18:31:52
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原创 AXI DMA IP BUG踩坑记录
这样可能导致你更新硬件平台从xsa不能成功更新，也就是说你的bit文件更新后在vitis里面仍然不是最新的，这就会导致一个问题：在FPGA和ARM联合调试的时候可能和运行的结果不一样，表现是在FPGA和ARM联合调试的过程中不能刷新ila，只能在Vivado里面点击下载程序，而你运行的时候因为不用从Vivado里面下载bit流，也就会导致你的bit流不是最新的，也就表现出FPGA和ARM调试和直接运行的效果不一样…随后在DMA的接收中断中把flag_burst恢复为0即可，方便后面的再次DMA传输。
2024-11-14 00:04:38
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空空如也
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