Vivado IP的两种综合方式：Global 和 Out-Of-Context

在最新的Vivado的版本中，定制IP的时候，会有一个综合方式的选择，如下图所示。可以看到一种叫做”Global”，一种叫”Out-Of-Context (OOC)”。从字面意思上来理解，”Out-Of-Context”是“脱离上下文”的意思。”Global”即全局。

Global synthesis

如果选择的是全局综合选项，那IP生成的文件将会和其他的用户文件一起进行综合，这也就意味着，每一次用户文件被修改后，IP都会跟着一起综合一遍。

Out-Of-Context (OOC)

OOC选项是Vivado给我们的默认选项，在OOC模式下，Vivado将会把生成的IP当成一个单独的模块来进行综合，生成.dcp (design checkpoint)文件。同时会使用一个只在OOC模式下有用的约束文件“_ooc.xdc”。
除了生成.dcp文件，OOC还会生成一个以”stub”结尾的HDL文件，是当前IP设计的一个黑盒文件，其实就是只有输入输出端口，没有其他内容，如下图所示是一个FIFO IP的”char_fifo_stub.v”实例。这个文件的作用就是跟着工程中的其他文件一起进行综合过程。

最后，在”implementation”阶段，OOC生成的.dcp文件中的网表文件将和其他设计文件综合后生成的网表文件一起。

总之，两种综合方式的flow看上图。

OOC的优势

1. 通过综合实现某个模块的快速迭代，不用综合系统的其余部分，整个设计的迭代更快了；
2. 利于系统其余部分的快速迭代，如果某部分确定稳定不变了，可以对这个模块进行OOC综合操作，保留这个综合版本，这样就可以方便迭代其余部分；
3. OOC将会产生”_sim_netlist.v” 或者 “_sim_netlist.vhdl”仿真文件，如果我们在使用只支持某种语言的仿真器，而IP不提供该语言的RTL文件，我们就可以直接用这些仿真文件进行IP仿真。

关于高阻态和OOC（out of context）综合方式

如果设计中存在三态（高阻态），OOC综合操作就会受到影响，FPGA仅支持I/O输出端口的高阻态，在器件内部是不允许的，如果你使用OOC综合方式，Vivado工具并不知道某个具体的信号是连接I/O输出还是在器件内部进行连接，最后，综合工具会将这个高阻信号转换为某个逻辑值，而不是最为高阻态进行综合。

举个例子，下面的代码就会带来不好的影响：

assign my_signal = enable?din1:1’bz;

通过OOC方式综合后，my_signal信号值就不会是高阻值Z了, Vivado会选择不保留三态。如果my_signal信号只连接到外部输出I/O呢？即能够使用OOC方式对这部分模块进行综合，同时保留三态。
满足上述需求的方式就是在RTL中实例化一个三态缓存（buffer）。

OBUF u1(.l(din1), .T(n_enable), .O(my_signal));

参考资料

1. Vivado Design Suite User Guide: Designing with IP (UG896) - Xilinx
2. http://www.sohu.com/a/129575422_292853