Verilog中函数function的使用

函数的功能和任务的功能类似，但二者还存在很大的不同。

1．函数的定义

函数通过关键词 function 和 endfunction 定义，不允许输出端口声明（包括输出和双向端口） ，但可以有多个输入端口。函数定义的语法如下：

function [range] function_id; 
   input_declaration 
   other_declarations 
   procedural_statement 
endfunction

其中，

function 语句标志着函数定义结构的开始；

[range]参数指定函数返回值的类型或位宽，是一个可选项，若没有指定，默认缺省值为 1 比特的寄存器数据；

function_id 为所定义函数的名称，对函数的调用也是通过函数名完成的，并在函数结构体内部代表一个内部变量，函数调用的返回值就是通过函数名变量传递给调用语句；

input_declaration 用于对寒暑各个输入端口的位宽和类型进行说明，在函数定义中至少要有一个输入端口；

endfunction为函数结构体结束标志。下面给出一个函数定义实例。它的主要功能是判断输入的字符是否为数字（包含0~9，A~F，a~f）；如果是，就输出数字；如果不是，就将最MSB置位；源码及注释为：

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// Tasks and Functions
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