Royonen的博客

verilog、跨时钟域、电平同步、脉冲同步、边沿同步

FPGA、Verilog、状态机

verilog 实现常用加法器

Verilog中任务task的使用

ModelSim入门及Testbench编写——合理利用仿真才是王道在入职之前曾自学了一段时间的Verilog，后来因为工作的缘故鲜有接触，就搁置下来了。后来因偶然的机会需要参与一个CPLD的小项目，又开始从零学起，有些讽刺的是，不知道如何入手工具的我又回到EDN上翻之前自己写的博文，才重新熟悉了Quartus的使用流程。现在得了些空闲，最重要的是有了些许想法，终于重新打起精神来料理一

打开模板有，基本工作,包括端口部分的代码和接口变量的声明，我们要做的就是在这个做好的模具里添加我们需要的测试代码。一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。`timescale 10ps/ 1 ps                               //表示仿真的单位时间为1ns，精度为1ps。module top_mo