verilog中函数function和任务task的区别

任务（task）：

1. 用task和endtask进行声明，可以有input，output，inout参数
2. 结果通过被调用的任务的输出或者总线端送出
3. 可以有多个类型的变量
4. 模块内可以包含时序控制，时间控制结构
5. 可以调用其它任务或者函数
6. 任务的输入输出是用来传入传出变量的，而模块端口是连接
7. 可能存在两次同时调用任务的可能，用automatic可以自动分配地址

eg:

module mult (clk,a,b,out,delay);

       input clk;        （输入输出）

       input [3:0] a,b;

       output [7:0] out;

       reg [7:0] out;

              always @ (posedge clk)

                     mult_use(a,b,out);

              task mult_use；

              input [3:0] xme,tome;

           &nbs