芯片后端开发基础知识（一）

最新推荐文章于 2025-05-11 20:51:02 发布

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#芯片开发 #布局布线 #时钟树 #网表 #集成电路

文章详细阐述了集成电路设计的物理阶段，包括布图规划、电源规划、布局、布线和时钟树综合。重点讨论了布局布线的各个步骤，如全局布局、详细布局、全局布线和详细布线，以及时钟树综合在减小时钟偏差和保证时序一致性方面的作用。此外，还提到了物理设计后的签核阶段，如功耗分析和物理验证的重要性。

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1 概要

1、物理设计包含哪些流程和阶段？每个阶段的主要文件是什么？

（1）与物理设计相对应的是逻辑设计（前端），主要包括：

需求制定
功能架构设计：ALU模块、寄存器模块、数据通路模块、存储器模块、UART模块（Universal Asynchronous Receiver/Transmitter，通用异步收发器）
逻辑综合（Logic Synthesis）：用硬件描述语言（HDL，如Verilog、VHDL）定义芯片的功能和时序行为，将描述的功能映射为网表和电路单元
电路设计：设计晶体管级的单元，如静态RAM模块、I/O、模拟电路、乘法器、静电放电（ESD，Electro-Static Discharge）保护电路

（2）物理设计（后端）是决定单元、元件和它们的连接在集成电路版图中几何布置，将电路网表转换成物理版图的过程，包含布局布线阶段：

布图规划（Floor Plan）：对芯片内部结构的完整规划与设计
布局（Place）：确定在每个模块中所有单元的空间位置
- SPF（Standard Parasitic Format）：标准寄生格式，芯片的寄生参数文件，定义了Cell之间互连线电阻、寄生电容等，用于SI（Signal Integrity，信号完整性）、STA分析
时钟树综合（CTS，Clock Tree Synthesis）：决定时钟信号的缓冲、门控和布线，以满足规定的偏移和延迟需求
- SDC（Standard Design Constrains）：标准设计约束，用于逻辑综合与物理实施的时序、面积、功耗约束文件，定义了时钟树的组成部分和属性
布线（Route）：分配布线资源用于连接，指定布线轨道，优化目标 = μ芯片面积 + λ总线长，μ + λ = 1d
- DEF（Design Exchange Format）：设计交换格式，是布局布线后的展平式的电路网表文件，覆盖了布图规划、布局、布线的所有内容，可用于芯片寄生参数提取，功耗分析，电压降分析
- PDEF（Physical Design Exchange Format）：与DEF内容类似
静态时序分析（STA）：验证设计可以安全运行在给定的时钟频率下且没有时序违例
- SDF（Standard Delay Format）：标准延时格式，描述布局布线后单元及互连线的延时和STA分析，SDF文件可直接用于电路前端仿真
- SPEF（Standard Parasitic Exchange Format ) ：标准寄生交换格式，从网表中提取出来的表示RC值信息，在提取工具与时序验证工具之间传递RC信息的文件格式。SPEF提供RC信息，延时计算相对更准确。

（3）物理设计后包含签核阶段，签核（Signoff）主要包括以下四个方面：

RC参数提取
静态时序分析（STA）：验证设计可以安全运行在给定的时钟频率下且没有时序违例
- SDF（Standard Delay Format）：标准延时格式，描述布局布线后单元及互连线的延时和STA分析，SDF文件可直接用于电路前端仿真
- SPEF（Standard Parasitic Exchange Format ) ：标准寄生交换格式，从网表中提取出来的表示RC值信息，在提取工具与时序验证工具之间传递RC信息的文件格式。SPEF提供RC信息，延时计算相对更准确。
功耗分析、电源网络分析
物理验证：检查版图设计的正确性，主要包括：
- 设计规则检查（DRC，Design Rule Check）：验证版图满足所有工艺方面的约束
- 版图与原理图一致性检验（LVS，Layout Versus Schematic）：验证网表设计功能，看在设计过程中是否将逻辑功能改变
- 寄生参数提取：验证电路的电气特性
- 天线规则检查：防止天线效应
- 电气规则检查（ERC，Electrical Rule Check）：验证电源、接地连接，信号转换时间，容性负载，扇出在合适边界，检查开路短路