FPGA project : flip_flop

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已于 2023-08-29 17:19:24 修改 · 345 阅读

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#fpga开发

于 2023-08-25 16:22:42 首次发布

本文详细描述了一个使用Verilog编写的模块，包含异步和同步复位功能的翻转-保持(Flip-Flop)逻辑，以及一个测试模块用于演示其行为。通过系统时钟和随机数据输入，展示了复位操作对数据输出的影响。

module flip_flop (
    input       wire    sys_clk     ,
    input       wire    rst_n       ,
    input       wire    data_in     ,

    output      reg     data_out    
);
    // 时序逻辑 异步复位 data_out
    always @(posedge sys_clk or negedge rst_n) begin
        if(~rst_n) begin
            data_out <= 1'b0 ;
        end else begin
            data_out <= data_in ;
        end
    end
    
    // // 时序逻辑 同步复位
    // always @(posedge sys_clk) begin
    //     if(~rst_n) begin
    //         data_out <= 1'b0 ;
    //     end else begin
    //         data_out <= data_in ;
    //     end
    // end
endmodule

`timescale 1ns/1ps
module test ();
    reg                   sys_clk_

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