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一,JESD204B应用的优缺点
接触过FPGA高速数据采集设计的朋友,应该会听过新术语“JESD204B”。这是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,如果依旧采用传统的CMOS和LVDS已经很难满足设计要求,因此“JESD204B”应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口。
与LVDS及CMOS接口相比,JESD204B数据转换器串行接口标准可提供一些显着的优势,比如更简单的布局以及更少的引脚数。也因此它获得了更多工程师的青睐和关注,它具备如下系统级优势:
1、更小的封装尺寸与更低的封装成本:JESD204B不仅采用8b10b编码技术串行打包数据,而且还有助于支持高达12.5Gbps的数据速率。显著减少数据转换器和FPGA上所需的引脚数,从而可帮助缩小封装尺寸,降低封装成本;
2、简化的PCB布局与布线:更少的引脚数可显着简化PCB布局与布线,因为电路板上的路径更少。由于对畸变管理的需求降低,因此布局和布线可进一步简化。这是因为数据时钟嵌入在数据流中,并在接收器中与弹性缓冲器结合,无需通过“波形曲线”来匹配长度。下方图片是JESD204B接口对简化PCB布局有多大帮助的实例;
3、高灵活布局:JESD204B对畸变要求低,可实现更远的传输距离。这有助于将逻辑器件部署在距离数据转换器更远的位置,以避免对灵敏模拟器件产生影响;
4、更简单的时序控制;
5、满足未来需求:该接口能够自适应不同数据转换器分辨率。对于未来模数转换器(ADC)及数模转换器(DAC)而言,无需对TX/RX电路板进行物理上的重新设计。

图 :LVDSDAC 的 PCB 布局(左);采用 JESD204B 的相同 DAC 的 PCB 布局(右)
下表是JESD204B、LVDS接口之间的对比:
既然JESD204B接口的优点如此多,这是不是意味着大家都要选取JESD204B接口了呢?
不一定。与LVDS接口相比,JESD204B的缺点是具有更长的绝对时延,这对于有些应用来说是不可接受的。
尽管JESD204B可提供很多优势,但有些应用要求极短的时延,最好是无时延。一个很好的实例是电子战中使用的信号屏蔽器。该设备不仅要求绝对时延,而且需要最大限度地降低任何可能的延迟。
对于这种应用,依旧应该考虑使用LVDS接口,因此它没有在JESD204B上进行数据串行化的延迟。