FPGA时序分析和时序约束案例

原创 已于 2024-10-08 09:34:29 修改
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于 2024-09-19 22:31:16 首次发布

一、ODDR时序违例

1、7 Series ODDR

在设计时遇到了如下的时序违例：这是调用ODDR2源语与寄存器之间的时序违例，属于是同步时钟违例。查了很久没有查到相应的约束思路。

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由于这个设计为HDMI的视频差分信号输出，ODDR完成串并转换和差分信号输出，而这里使用了ODDR2，而ODDR2原语通为spartan6 selectio，不会出现在7 Series FPGAs：

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ODDR2原语使用方法-优快云博客

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 由于7 Series没有ODDR2，所以代码应该改成如下所示：

ODDR #(
   .DDR_CLK_EDGE("OPPOSITE_EDGE"), 	// Sets output alignment to "NONE", "C0" or "C1"
   .INIT(1'b0),    				// Sets initial state of the Q
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