手撕RAM（单端口，简单双端口，真双端口）

单端口与双端口RAM模块RTL实现详解

最新推荐文章于 2024-09-07 13:42:57 发布

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#fpga开发

本文详细介绍了单端口、简单双端口及真双端口RAM模块在RTL级的Verilog代码实现，包括参数设置、输入输出信号以及读写操作。通过实例展示，读者可以理解不同端口类型的内存结构和工作原理。

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- 单端口
- - rtl
  - sim
- 简单双端口
- - rtl
  - sim
- 真双端口
- - rtl
  - sim

单端口

rtl

module hand_ram_sp #(
	parameter DATAWIDTH	=8	,
	parameter ADDRSIZE	=8
)
(
	input 						clka		,
	input 						ena			,
	input 						wea			,
	input 			[ADDRSIZE-1:0]	addra	,
	input 			[DATAWIDTH-1:0]	dina	,
	output 	reg		[DATAWIDTH-1:0]	douta
);

localparam DATADEPTH = 1<<ADDRSIZE;
reg [DATAWIDTH-1:0]	mem	[DATADEPTH-1:0];

always @(posedge clka ) begin
	if(ena&&(~wea))begin
		douta <= mem[addra];
	end
	else 	begin
		douta <= 0;
	end
end

always @(posedge clka ) begin
	if(ena&&wea)	begin
		mem[addra] <= dina;
	end
	else 	begin
		mem[addra] <= mem[addra];
	end
end


	
endmodule

sim

//~ `New testbench
`timescale  1ns / 1ps

module tb_hand_ram_sp;

// hand_ram_sp Parameters
parameter PERIOD = 10;
parameter DATAWIDTH  = 8;
parameter ADDRSIZE  = 4;

// hand_ram_sp Inputs
reg   clk                                 		= 0 ;
reg   ena                                  		= 0 ;
reg   wea                                  		= 0 ;
reg   [ADDRSIZE-1:0]  	addra               	= 0 ;
reg   [DATAWIDTH-1:0]  	dina                 	= 0 ;

// hand_ram_sp Outputs
wire  [DATAWIDTH-1:0]  douta                   ;

initial
begin
    forever #(PERIOD/2)  clk=~clk;
end

hand_ram_sp #(
    .DATAWIDTH ( DATAWIDTH ),
    .ADDRSIZE ( ADDRSIZE ))
 u_hand_ram_sp (
    .clka                    ( clk                ),
    .ena                     ( ena                ),
    .wea                     ( wea                ),
    .addra                   ( addra  [ADDRSIZE-1:0] 	),
    .dina

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