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正点原子 FPGA 静态时序分析 与时序约束 V2.2
本文是正点原子的学习笔记,在此表示感谢。
概念
时钟抖动,英文名叫做 Clock Jitter,是相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动(时钟脉冲宽度发生暂时变化,也就是 T cycle【时钟周期】 或大或小)。
时钟偏差, Clock Skew,是指同一个时钟域内的时钟信号到达数字电路各个部分(一般是指寄存器)所用时间的差异。
同步电路:有全局时钟的电路
异步电路:没有全局时钟的电路
亚稳态:
建立时间:在时钟上升沿之前数据必须稳定的最短时间
建立时间一般充足,因为裕量接近一个周期
保持时间:在时钟上升沿之后数据必须稳定的最短时间
模型
PVT 是指芯片工艺( Process)、电压( Voltage)和温度( Temperature)
不同的芯片晶圆和不同的晶圆批次之间,因为掺杂、刻蚀、温度等外界因素导致晶体管参数的变化范围比较大。
Process corner 一般有三种 Corner 模型:
典型工艺角: Typical corner
快速工艺角: Fast corner
慢速工艺角: Slow corner
Typical 是指晶体管驱动电流是一个平均值; Fast 是指晶体管驱动电流是最大值;Slow 是指晶体管驱动电流是最小值。
电压: 1V+10% ,1V ,1V-10%
温度: -40C , 0C, +25C, 125C
BCF(Best Case) : fast process,lowest temperature,high voltage
WCS(Worst Case) : slow process,high temperature,lowest voltage
TYP(Typical Case) : typical process,nominal temperature,nominal voltage
时序分析工具通过 Worst corner 来保证建立时间的时序,通过 Best corner 来保证保持时间的时序。