基于FPGA的串口（UART）实验（学习笔记）

已于 2024-04-01 09:11:31 修改
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CC 4.0 BY-SA版权
分类专栏： FPGA硬件学习 文章标签： fpga开发 笔记 学习 matlab 数据结构 计算机视觉 单片机
于 2024-03-28 16:18:53 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/Hilaryw/article/details/137077291
本文介绍了UART模块的设计，包括数据输入端口、波特率设置、串行传输过程中的标志以及EN信号的控制。设计中详细展示了不同波特率的配置，并通过脉冲标记控制数据发送的时机。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

1.串口通信模块设计的目的：发送数据，因此需要一个数据输入端口；

2.串口通信：支持不同的波特率，所以需要一个波特率设置端口；

3.串口通信的本质：将8位的并行数据通过一根信号线，在不同时刻传输并行数据的不同位，通过不同时刻，最终将8位数据全部传出；

4.串口通信以1位的低电平标志串行传输的开始，待9位数据传输完成之后，在以1位高电平标志传输结束；

5.控制信号EN：控制并转串模块什么时候开始工作，什么时候一个数据发送完成，所以需要一个开始信号，一个结束信号。

设计：

`timescale 1ns / 1ns

// Create Date: 2024/03/27 14:56:32
// Design Name: hilary
// Module Name: uary_byte_tx


module uart_byte_tx(
        Clk,
        Reset_n,
        Data,
        Send_en,
        Baud_set,
        uart_tx,
        Tx_done
    );
    
        input Clk ;
        input Reset_n ;
        input [7 : 0] Data ;
        input Send_en ;
        input [2 : 0] Baud_set ;
        output reg uart_tx ;
        output reg Tx_done ;
        
        //Baud_set = 0 ,波特率=9600；
        //Baud_set = 1 ,波特率=19200；
        //Baud_set = 2 ,波特率=38400；
        //Baud_set = 3 ,波特率=57600；
        //Baud_set = 4 ,波特率=115200；
        //bps_DR = 1000000000/波特率/20
        reg [18:0] bps_DR ;
        always@(*)
                case(Baud_set)
                    0 : bps_DR = 1000000000/9600/20 ;
                    1 : bps_DR = 1000000000/19200/20 ;
                    2 : bps_DR = 1000000000/38400/20 ;
                    3 : bps_DR = 1000000000/57600/20 ;
                    4 : bps_DR = 1000000000/115200/20 ;
                    default : bps_DR = 1000000000/9600/20 ;
                 endcase
        
        reg [17:0] div_counter ;
        always@(posedge Clk or negedge Reset_n)
        if(!Reset_n)
                div_counter <= 0 ;
        else if(Send_en)begin
                     if(div_counter == bps_DR - 1 )
                            div_counter <= 0 ;
                    else 
                            div_counter <= div_counter +1 'b1 ;
                end
                else
                            div_counter <= 0 ;
    
        reg [3:0] bps_counter ;
        always@(posedge Clk or negedge Reset_n)
        if(!Reset_n)
                bps_counter <= 0 ;
        else if(Send_en)begin
                        if(div_counter ==  1 )begin
                                        if (bps_counter == 12)
                                                bps_counter <= 0 ;
                                        else
                                                bps_counter <= bps_counter + 1 'b1 ;
                         end    
                 end
                 else
                        bps_counter <= 0 ;

        always@(posedge Clk or negedge Reset_n)
        if(!Reset_n)begin
                uart_tx <= 1'b1;
                Tx_done <= 0;
        end
        
        else begin
                case(bps_counter) 
                        1 : begin uart_tx <= 0  ;  Tx_done <= 1 'b0   ; end
                        
                        2 : uart_tx <= Data[0] ; 
                        3 : uart_tx <= Data[1] ; 
                        4 : uart_tx <= Data[2] ; 
                        5 : uart_tx <= Data[3] ; 
                        
                        6 : uart_tx <= Data[4] ; 
                        7 : uart_tx <= Data[5] ; 
                        8 : uart_tx <= Data[6] ; 
                        9 : uart_tx <= Data[7] ; 
                       
                        11 : uart_tx <= 1 ; 
                        12 : begin uart_tx <= 1   ;  Tx_done <= 1 'b1 ; end
                        default  : uart_tx <= 1 ; 
                  endcase
             end
                        
                        
                        
endmodule

测试仿真：

`timescale 1ns / 1ns

module uart_byte_tx_tb() ;
        
           reg Clk ;
           reg Reset_n;
           reg [7:0] Data;
           reg Send_en;
           reg [2:0] Baud_set;
           wire uart_tx;
           wire Tx_done;
    
    uart_byte_tx uart_byte_tx(
            .Clk(Clk),
            .Reset_n(Reset_n),
            .Data(Data),
            .Send_en(Send_en),
            .Baud_set(Baud_set),
            .uart_tx(uart_tx),
            .Tx_done(Tx_done)
            );


        initial Clk = 1;
        always#10 Clk = ~Clk;
        
        initial begin 
                Reset_n = 0;
                Data = 0;
                Send_en = 0;
                Baud_set = 4;
                
                #201;
                Reset_n = 1;
                #100;
                Data = 8 'h57 ;   
                Send_en = 1;
                #20
                @(posedge Tx_done);
                Send_en = 0;
                #20000;
                
                Data = 8 'h75 ;   
                Send_en = 1;
                #20
                @(posedge Tx_done);
                #20000;
                Send_en = 0;
                $stop;
            end
endmodule

加入脉冲标记bps_clk:

`timescale 1ns / 1ns

// Create Date: 2024/03/27 14:56:32
// Design Name: hilary
// Module Name: uary_byte_tx


module uart_byte_tx(
        Clk,
        Reset_n,
        Data,
        Send_en,
        Baud_set,
        uart_tx,
        Tx_done
    );
    
        input Clk ;
        input Reset_n ;
        input [7 : 0] Data ;
        input Send_en ;
        input [2 : 0] Baud_set ;
        output reg uart_tx ;
        output reg Tx_done ;
        
        //Baud_set = 0 ,波特率=9600；
        //Baud_set = 1 ,波特率=19200；
        //Baud_set = 2 ,波特率=38400；
        //Baud_set = 3 ,波特率=57600；
        //Baud_set = 4 ,波特率=115200；
        //bps_DR = 1000000000/波特率/20
        reg [18:0] bps_DR ;
        always@(*)
                case(Baud_set)
                    0 : bps_DR = 1000000000/9600/20 ;
                    1 : bps_DR = 1000000000/19200/20 ;
                    2 : bps_DR = 1000000000/38400/20 ;
                    3 : bps_DR = 1000000000/57600/20 ;
                    4 : bps_DR = 1000000000/115200/20 ;
                    default : bps_DR = 1000000000/9600/20 ;
                 endcase
        
        wire bps_clk;
        assign bps_clk = (div_counter ==1) ;
        reg [17:0] div_counter ;
        always@(posedge Clk or negedge Reset_n)
        if(!Reset_n)
                div_counter <= 0 ;
        else if(Send_en)begin
                     if(div_counter == bps_DR - 1 )
                            div_counter <= 0 ;
                    else 
                            div_counter <= div_counter +1 'b1 ;
                end
                else
                            div_counter <= 0 ;
    
        reg [3:0] bps_counter ;
        always@(posedge Clk or negedge Reset_n)
        if(!Reset_n)
                bps_counter <= 0 ;
        else if(Send_en)begin
                        if(bps_clk )begin
                                        if (bps_counter == 11)
                                                bps_counter <= 0 ;
                                        else
                                                bps_counter <= bps_counter + 1 'b1 ;
                         end    
                 end
                 else
                        bps_counter <= 0 ;

        always@(posedge Clk or negedge Reset_n)
        if(!Reset_n)begin
                uart_tx <= 1'b1;
                Tx_done <= 0;
        end
        
        else begin
                case(bps_counter) 
                        1 : begin uart_tx <= 0  ;  Tx_done <= 1 'b0   ; end
                        
                        2 : uart_tx <= Data[0] ; 
                        3 : uart_tx <= Data[1] ; 
                        4 : uart_tx <= Data[2] ; 
                        5 : uart_tx <= Data[3] ; 
                        
                        6 : uart_tx <= Data[4] ; 
                        7 : uart_tx <= Data[5] ; 
                        8 : uart_tx <= Data[6] ; 
                        9 : uart_tx <= Data[7] ; 
                       
                        10 : uart_tx <= 1 ; 
                        11 : begin uart_tx <= 1   ;  Tx_done <= 1 'b1 ; end
                        default  : uart_tx <= 1 ; 
                  endcase
             end
                        
                        
                        
endmodule

仿真代码同上

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a1329054153的博客
07-25 1170
UART即通用异步收发器，串口是串行接口的简称，两者组合起来就是通用异步串行通信接口，它包括了 RS232、RS499、RS423、RS422 和 RS485等接口标准规范和总线标准规范，因此串口广泛应用于嵌入式、工业控制等领域。1)数据通信的概念通信方式在日常的应用中一般分为串行通信和并行通信。并行通信:并行通信是指多比特数据。
FPGA学习记录——实验二 串口传输
m0_73949653的博客
06-23 279
232串口协议是通信接口中最简单的协议之一，使用两根线(一根为接收数据线，一根为发送数据线)就能完成数据传输。数据在这两根线上串行传输。 其协议原理如下： 空闲状态时传输线被置为高电平。开始传输数据的时候要先给一个开始标志，此时将传输线电平置低。然后由低位到高位依次传输数据。数据传输完成后，要给一个停止标志，此时传输线必须保持一段时间的高电平然后再进入空闲状态。 串口传输时需要设置波特率，波特率决定了数据传输的速度，波特率越高数据传的越快。一般常用的波特率有9600bps 19200b
FPGA 串口通信（uart）初探篇（含源代码）
Chihiro1911的博客
03-27 4114
串口协议中baud_rate波特率是很重要的知识点，字面意思就是一秒钟传输的码元（即一个0-1状态）的个数，就是指的是一秒钟传输的二进制位数，常见单位是bit/s和bps两种，常见的串口速度有115200bps（RS232串口）和9600bps and so on，下面是数据接收端的verilog代码实现，在串口通信时，一定要实现两边的波特率一致，这样才能够同步接收和发送，本次串口通信设置是baud=9600，表是1秒钟可以发送9600个数据位。本次博客，只为自己复盘相关知识，初学者，错误较多，请多指教。
基于Verilog的FPGA AD采集及数据传输系统设计
本工程的设计和代码实现对应于特定的《FPGA学习笔记》专栏下的《数据采集传输系统设计》系列文章。这意味着开发者可以通过阅读该专栏的文章来学习和理解FPGA数据采集传输系统的设计过程、思路以及实现方法。 9. ...
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