[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

最新推荐文章于 2025-05-13 12:07:02 发布

Hack电子

最新推荐文章于 2025-05-13 12:07:02 发布

阅读量423

点赞数 1

CC 4.0 BY-SA版权

文章标签： fpga开发

原文链接：https://mp.weixin.qq.com/s?__biz=MzU1MDE0MjcxMQ==&mid=2247502358&idx=1&sn=526880a47dc7a6b9c3c452e4199d4545&chksm=faa08f6b255fb0923c71a2bcd1ade19c821652b8b0dd36481eb52741601415f510fb905b4358&scene=126&sessionid=0

绪论

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中，一种方式是通过自定义IP，但是一旦设计的文件有问题就需要重新修改，同时需要控制接口时候还需要在AXI总线模板基础上进行修改，再同时繁琐的步骤也让人“望而却步”。下面介绍一种简单的方式。

我目前使用的是 Vivado 2019.1、2020.2，但据我所知，此功能几乎适用于 Vivado 的所有版本（如果不正确，请随时在后台更正）。

创建 Vivado 项目

为了开始这个例子，我创建了一个基于 Zynq 的新 Vivado 项目（这只是我的例子，但这个项目的内容并不特定于任何特定的 FPGA 开发板），同时这个项目中包括一个通过AXI-Lite控制的自定义RTL。

添加设计文件并编写自定义 RTL

不用于仿真目的的自定义 RTL（即测试文件）都被视为 Vivado 中的设计源。使用 Flow Navigator 中的Add Sources选项并选择Add or create design sources ，然后单击 Next。

我们创建一个名为D_flipflop的新文件并添加了以下逻辑：

module D_flipflop(
    input clk,
    input reset,
    input d_in,
    output reg q_out
    );
    
    always @ (posedge clk)
        begin
            if (reset == 1'b1)
                begin
                    q_out <= 1'b0;
                end
            else 
                begin
                    q_out <= d_in;
                end
        end
endmodule