《深入解析SPI协议及其FPGA高效实现》-- 第二篇：SPI控制器FPGA架构设计

第二篇：SPI控制器FPGA架构设计

聚焦模块化设计、时序优化与资源管理

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1. 系统级架构设计

1.1 模块化硬件架构

verilog

module spi_controller (
  input  wire        clk,          // 系统时钟 (100 MHz)
  input  wire        rst_n,        // 异步复位
  // 配置接口
  input  wire [15:0] clk_div,      // 时钟分频系数
  input  wire [1:0]  spi_mode,     // CPOL/CPHA模式
  input  wire        lsb_first,    // 位传输顺序
  // 数据接口
  input  wire [7:0]  tx_data,      // 发送数据
  output reg  [7:0]  rx_data,      // 接收数据
  output reg         busy,         // 传输状态
  // SPI物理接口
  output wire        sck,          // SPI时钟
  output wire        mosi,         // 主出从入
  input  wire        miso,         // 主入从出
  output wire        cs_n          // 片选 (低有效)
);
// 核心子模块实例化
clock_gen     u_clk_gen(.*);      // 时钟生成
fsm_controller u_fsm(.*);         // 状态机
data_path     u_datapath(.*);     // 数据路径
cs_decoder    u_cs_dec(.*);       // 片选译码
endmodule

关键模块说明 ：

• 时钟域划分 ：
  高速域 (clk) ：配置寄存器访问 (100MHz)
  SPI域 (spi_clk) ：SCK同步逻辑 (≤50MHz)
  跨时钟域同步 ：TX/RX数据通过异步FIFO交换

1.2 寄存器映射表

地址偏移	寄存器名	位定义	功能
0x00	CTRL	[0]:使能 [1]:LSB [3:2]:模式	控制寄存器