《深入理解AXI4协议：从入门到实践》 -- 第七篇：AXI4-Lite与AXI4-Stream

第七篇：AXI4-Lite与AXI4-Stream

AXI4协议针对不同场景提供了两个关键子协议： AXI4-Lite （轻量级控制）和 AXI4-Stream （流式数据传输）。本篇将深入对比它们的特性、接口设计及应用场景，帮助读者灵活选择适配方案。

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1. AXI4-Lite：轻量级控制接口

AXI4-Lite是AXI4的简化版本，专为低复杂度、低带宽的寄存器或控制接口设计。

1.1 核心特性

• 单次传输 ：
  不支持突发传输（AxLEN=1），每次事务仅传输1拍数据。
  地址必须按数据宽度对齐（如32位数据对应地址末2位为0）。
• 信号精简 ：
  移除 AxLEN、AxBURST、AxCACHE等复杂信号。
  仅保留基础控制信号（AxADDR、AxVALID、AxREADY等）。
• 资源占用低 ：
  逻辑复杂度较AXI4减少50%以上，适合FPGA资源受限场景。

1.2 接口信号

AXI4-Lite接口信号与AXI4对比（以写通道为例）：

信号	AXI4	AXI4-Lite	说明
AWADDR	✓	✓	写地址
AWLEN	✓	✗	突发长度（AXI4-Lite固定为1）
AWSIZE	✓	✗	数据宽度（由总线宽度隐式定义）
WSTRB	✓