1 概述
Clocking Wizard 可通过配置内部寄存器动态调整输出频率,配置接口可选 DRP
或 AXI4-Lite
,其中 AXI4-Lite
实际上是对 DRP
接口的封装
1.1 DRP
通过 DRP 接口配置相较 AXI4-Lite 接口要繁琐很多,需要的读者可前往 XAPP888 查看
1.2 AXI4-Lite
通过 AXI4-Lite 配置 Clocking Wizard 的流程如下
-
配置全局分频/倍频系数 DIVCLK_DIVDE 和 CLKFBOUT
地址偏移 寄存器名 默认值 读/写 描述 0x200 Clock Configuration Register 0 0x0101_0A00 RW Bit[7:0] = DIVCLK_DIVDE
Bit[15:8] = CLKFBOUT_MULT
Bit[25:16] = CLKFBOUT_FRACDIVCLK_DIVDE 和 CLKFBOUT 的取值范围如下,MMCM 具有更大范围的分频系数且支持小数倍频
DIVCLK_DIVDE CLKFBOUT PLL 1-56 2-64 MMCM 1-106 2.000-64.000 CLKFBOUT 分为整数部分 (CLKFBOUT_MULT) 和小数部分 (CLKFBOUT_FRAC),其中小数部分 (CLKFBOUT_FRAC) 仅对 MMCM (E2/E4) 原语有效,即 MMCME3/PLL 原语 不支持小数倍频
CLKFBOUT 的小数部分 (CLKFBOUT_FRAC) 取值范围 0-875(对应实际倍频值 0-0.875),步进为 125(对应实际倍频值 0.125)。假设倍频系数为 8.125,则整数部分 Bit[15:8] 位应设置为 8 = 0x8,小数部分 Bit[25:16] 设置为 125 = 0x7D
-
配置各个通道的分频系数 CLKOUTx_DIVDE,x 取值范围 0-6
地址偏移 寄存器名 读/写 描述 0x208 + x * 12 Clock Configuration Register
(x * 3 + 2)RW Bit[7:0] = CLKOUTx_DIVDE
Bit[17:8] = CLKOUT0_FRAC_Divde例如 clkout3 的分频寄存器如下
地址偏移 寄存器名 读/写 描述 0x208 + 3 * 12 = 0x22C Clock Configuration Register 11 RW Bit[7:0] = DIVCLK_DIVDE 各个通道的分频系数取值范围如下,其中 clkout0 支持小数分频,clkout1 - clkout6 仅支持整数分频
clkout0 clkout1 - clkout6 PLL 1-128 1-128 MMCM 1.000-128.000 1-128 仅 MMCM (E2/E4) 原语支持小数分频,MMCME3/PLL 不支持
-
置位寄存器 23 中的 LOAD/SEN 和 SADDR 比特,将上述配置加载到内部寄存器
LOAD/SEN
:加载时钟配置寄存器数据至内部寄存器,当动态配置完成且时钟锁定时该比特被置为 0SADDR
:若为 0 则加载 Clocking Wizard GUI 中的默认配置(上述配置无效),若为 1 则加载上述寄存器配置
地址偏移 寄存器名 默认值 读/写 描述 0x25C Clock Configuration Register 23 0x0000_0000 RW Bit[0] = LOAD / SEN
Bit[1] = SADDR若想恢复默认配置,可向寄存器 0x25C 写入 0x0000_0001
-
等待时钟锁定,对于非 VERSAL 系列可通过 SR 寄存器监测时钟状态
地址偏移 寄存器名 默认值 读/写 描述 0x4 Status Register (SR) 0x0000_0000 R Bit[0] = Locked
Xilinx 提供了一些库函数用来完成上述配置,其本质上是对上述寄存器读写的封装,下面介绍几个常用的函数
/**
* @brief 查询时钟树配置
* @param DeviceId 时钟树 ID
* @return 时钟树配置,若不存在则返回 NULL
*/
XClk_Wiz_Config *XClk_Wiz_LookupConfig(u32 DeviceId);
/**
* @brief 初始化时钟树
* @param InstancePtr 时钟树句柄
* @param Config 时钟树配置
* @param EffectiveAddr 时钟树基地址
* @return 时钟树初始化成功返回 XST_SUCCESS,否则返