Verilog实现RAM(3-单端口同步写、异步读SRAM)

本文介绍了如何使用Verilog实现一个单端口同步写、异步读的SRAM,详细阐述了其工作原理和代码实现。通过参数定义,实现了SRAM位宽和深度的可调性。仿真结果显示,该SRAM的写操作与时钟同步,而读操作则异步进行,符合设计预期。

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 在之前的工作中,我们对常见存储器件进行了名词扫盲,并通过调用IP核实现了简单的同步读写SRAM;并进一步对同步读写SRAM进行了Verilog描述----实现一个位宽8bit,深度16bit的单端口SRAM;这部分工作见:

Verilog实现RAM(1)

Verilog实现RAM(2-单端口同步读写SRAM)

现在在之前工作的基础上,进一步实现单端口同步写,异步读SRAM

一、原理

异步SRAM,不是与特定的时钟信号同步运行,而是根据输入信号的状态运行的。因为没有信号表明读取时已确定了有效数据,也没有信号表明写入时已接收到数据,所以,需要获取制造商的数据手册,根据时序图,按“应该已读出有效数据”及“应该能接收数据”这样的条件,进行存储器的设计。(这段话摘自https://www.cnblogs.com/geekite/p/4384322.html

与单端口同步读写SRAM类似,单端口同步写,异步读SRAM

输入端口有:

    reg [3:0]a;//输入地址(RAM深度为16,对应地址位宽为4)

    reg clk;//时钟

    reg we;// write enable,写使能时进行RAM写操作

    reg oe;// output enable,输出使能时RAM读取的结果才能输出

  &nbs

### 使用 Verilog 实现 SRAM 的设计与仿真 #### 单端口 SRAM 设计 静态随机存取存储器 (SRAM) 是一种不需要刷新电路就能保存其内部存储数据的高速缓存器件。为了实现单端口 SRAM,在Verilog 中可以通过定义模块来模拟其行为。 下面是一个简单的单端口 SRAM 模块的例子: ```verilog module sram_single_port( input wire clk, input wire we, // Write Enable Signal input wire [ADDR_WIDTH-1:0] addr, input wire [DATA_WIDTH-1:0] data_in, output reg [DATA_WIDTH-1:0] data_out ); parameter ADDR_WIDTH = 4; // Address Bus Width parameter DATA_WIDTH = 8; // Data Bus Width reg [DATA_WIDTH-1:0] mem [(2**ADDR_WIDTH)-1:0]; always @(posedge clk) begin if (we) mem[addr] <= data_in; data_out <= mem[addr]; end endmodule ``` 此代码段展示了如何创建一个带有使能信号 `we` 和同步/操作的简单 SRAM 存储单元[^1]。 #### 双端口异步 SRAM 设计 对于更复杂的场景,比如需要两个独立的操作接口,则可以考虑构建双端口异步 SRAM。这里的关键在于区分两个不同的访问路径,并允许它们由各自的时钟控制。 以下是简化版的异步双端口 SRAM 示例: ```verilog module async_sram_dual_port( input wire clk_a, // Clock for Port A input wire we_a, // Write Enable for Port A input wire [ADDR_WIDTH_A-1:0] addr_a, input wire [DATA_WIDTH_A-1:0] data_in_a, input wire clk_b, // Clock for Port B input wire we_b, // Write Enable for Port B input wire [ADDR_WIDTH_B-1:0] addr_b, input wire [DATA_WIDTH_B-1:0] data_in_b, output reg [DATA_WIDTH_A-1:0] data_out_a, output reg [DATA_WIDTH_B-1:0] data_out_b ); // Define parameters as needed. parameter ADDR_WIDTH_A = 4; parameter DATA_WIDTH_A = 8; parameter ADDR_WIDTH_B = 4; parameter DATA_WIDTH_B = 8; reg [DATA_WIDTH_A-1:0] ram[(2**ADDR_WIDTH_A)-1:0]; // Process for port A operations always @(posedge clk_a or posedge we_a) begin if (we_a) ram[addr_a] <= data_in_a; data_out_a <= ram[addr_a]; end // Process for port B operations always @(posedge clk_b or posedge we_b) begin if (we_b) ram[addr_b] <= data_in_b; data_out_b <= ram[addr_b]; end endmodule ``` 这段代码实现了具有两套完全分离输入输出通道的异步双端口 SRAM 结构[^2]。 #### 测试平台与仿真 完成上述任一类型的 SRAM 编码之后,还需要编相应的测试程序来进行功能验证。这通常涉及到设置初始条件、施加激励以及观察响应变化的过程。例如,向特定地址位置入一系列数值并随后从中回这些值以确认一致性。 ```verilog initial begin $dumpfile("sram.vcd"); $dumpvars(0, tb_top); // Assuming &#39;tb_top&#39; is the top-level testbench module name // Initialize signals here... // Apply stimulus and check results... #1000 $finish; // Simulate for some time before ending simulation end ``` 通过这种方式可以在 Vivado 或其他 EDA 工具中运行仿真实验,从而确保所编SRAM 行为符合预期[^3]。
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